特許
J-GLOBAL ID：200903031226840425
半導体記憶素子のテスト装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-017595
公開番号（公開出願番号）：特開平6-259994
出願日： 1994年02月14日
公開日（公表日）： 1994年09月16日
要約：
【要約】【目的】 メモリセルアレイに書入れられたデータと、該メモリセルアレイから読入れたデータとが一致するか否かを判別し、メモリセルアレイの誤判を防止し得る、半導体記憶素子のテスト装置を提供する。【構成】 メモリセルアレイを有したメモリ部10と、該メモリ部10にデータが書入れられる間該データをラッチさせるラッチ制御部11および期待データラッチ部14と、クロックを発生するクロック発生部13と、期待データを出力する期待データ発生部14と、該期待データとメモリ部の読入れたデータとが一致するか否かを判定するデータ判定部16と、該データ判定部16の不良信号を出力するデータ出力部17と、を備える。
請求項（抜粋）：
半導体記憶素子のテスト装置であって、複数個のメモリセルアレイを具備し、入力するデータを並列に各メモリセルアレイに貯蔵するメモリ部と、該メモリ部に前記データが書入れられる間、それらデータをラッチさせる制御信号を出力するラッチ制御部と、該ラッチ制御部の制御信号により前記入力データが前記メモリ部に書入れられる間、該データをラッチさせる期待データラッチ部と、リード信号およびテストプラグ信号によりクロックを発生させるクロック発生部と、前記期待データラッチ部にラッチされた期待データを出力させる期待データ発生部と、前記メモリ部で読入れられたデータと期待データとが一致するか否かを判定するデータ判定部と、該データ判定部の出力信号により発生された不良信号を出力するデータ出力部と、を備えた半導体記憶素子のテスト装置。
IPC (3件)：
G11C 29/00 303
, G01R 31/26
, G01R 31/318
