特許

J-GLOBAL ID：200903031265092177

縮小表面領域を有するSRAMメモリ・セル

発明者： ジョン・ジェイ・エリス-モナガン ,  ウィルバー・ディー・プライサー
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-364054
公開番号（公開出願番号）：特開2000-200490
出願日： 1999年12月22日
公開日（公表日）： 2000年07月18日
要約：

【要約】【課題】 縮小されたトランジスタ総数と、対応する縮小された表面領域とを有するCMOS・SRAMセルを提供する。【解決手段】 双安定ラッチとして接続されたPチャネル・トランジスタ対22,23とNチャネル・トランジスタ対26,27とを有する。第1の共通ソース接続部は、書込ビット端子に接続され、残りのソース接続部は、相補ビット・ラインに接続される。ワード・ラインは、ラッチに読出と書込を許すコンタクト22,23を有する、ビット・ラインに接続されたトランジスタに与えられる。書込モードの際、ワード・ラインは、ビット・ラインに接続されたトランジスタを導通する電位に接続され、書込ビットは、残りのトランジスタを非導通にする電位に接続される。読込動作の際、残りのトランジスタの1つが導通され、ワード・ラインが、ビット・ラインに接続されたトランジスタ対を導通させる。

請求項（抜粋）：

第1のトランジスタ対を備え、これらのトランジスタの各々が、それぞれのトランジスタの導通を制御するソース,ドレイン,ゲート,ボディ・コンタクトを有し、前記第1のトランジスタ対のドレイン接続部に接続されたドレイン接続部を有し、および互いに接続されたソース接続部を有する第2のトランジスタ対を備え、前記第1および第2のトランジスタ対の各々が、各トランジスタ対の対向するトランジスタのドレインに交差結合されたゲート接続部を有して、双安定ラッチ回路を形成し、前記ボディ・コンタクトを有する前記第1のトランジスタ対のソース接続部に接続された一対の相補ビット・ラインと、前記ボディ・コンタクトを有する各トランジスタの前記ボディ・コンタクトに接続されたワード・ラインと、前記第2のトランジスタ対の前記ソース接続部に接続された書込端子とを備えたSRAMセル。

IPC (3件)：

G11C 11/412 ,  H01L 21/8244 ,  H01L 27/11

FI (2件)：

G11C 11/40 301 ,  H01L 27/10 381

引用特許：

出願人引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平9-093565   出願人：株式会社沖マイクロデザイン宮崎, 沖電気工業株式会社