半導体集積回路装置の設計方法

発明者： ,
出願人/特許権者：
代理人 (1件)：佐藤一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-216300
公開番号（公開出願番号）：特開平8-077219
出願日： 1994年09月09日
公開日（公表日）： 1996年03月22日
要約：

【要約】 (修正有)【目的】処理時間の短縮、使用メモリの軽減を図ることを可能にする。【構成】配置前のセル端子間のネットと呼ばれる接続情報に対して、回路中を伝播する信号経路のパス解析を実施し、信号の伝播時間の要求を満たさない全ての経路に対して、要求を満足せしめる時間的制約を、信号入力端子から信号出力端子に至るまで、配分して与える第1のステップと設定された制約を基に、初期的な配置状態を前記時間的制約を考慮して生成する第2のステップと、初期的な配置状態に対して、個々のセルの配置位置情報から仮想的な配線を行い、得られた仮想配線情報に基づいて、ディレイの計算およびパス解析を行い、抽出されたクリティカルパスに対して、要求を満足せしめるタイミング制約を与える第3のステップと、設定された時間的制約の下で、セルの逐次移動・交換によって配置状態を改善して、全てのタイミング制約を満足する配置状態となす第4のステップと、を備える。

請求項（抜粋）：

半導体のチップ上に複数の論理セルを配置し、各論理セル間を結線することにより所望の回路を実現する半導体集積回路装置において、配置前のセル端子間のネットと呼ばれる接続情報に対して、ネットのファンアウト数と呼ばれるネットにつながる端子数から1を引いた数毎の平均的なネットの予測配線長を全てのネットに与えて、回路中を伝播する信号経路のパス解析を実施し、信号の伝播時間の要求を満たさない全ての経路に対して、前記要求を満足せしめる時間的制約を、パスのソースと呼ばれる信号入力端子からシンクと呼ばれる信号出力端子に至るまで、または、パスを構成する各ネットのソースからシンクに至るまでに配分して与える第1のステップと設定された制約を基に、初期的な配置状態を前記時間的制約を考慮して生成する第2のステップと、前記初期的な配置状態に対して、個々のセルの配置位置情報から仮想的な配線を行い、得られた仮想配線情報に基づいて、ディレイの計算およびパス解析を行い、抽出されたクリティカルパスに対して、要求を満足せしめるタイミング制約をパスのソースからシンクに至るまで、または、パスを構成する各ネットのソースからシンクに至るまでに配分して与える第3のステップと、設定された時間的制約の下で、セルの逐次移動・交換によって配置状態を改善して、全てのタイミング制約を満足する配置状態となす第4のステップと、を備えていることを特徴とする半導体集積回路装置の設計方法。

引用特許：

審査官引用 (1件)

レイアウト設計方法
公報種別：公開公報出願番号：特願平4-145627 出願人：株式会社東芝

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