特許

J-GLOBAL ID：200903031280843960

論理回路遅延情報保持方式

発明者： 古林 紀哉 ,  シャラッド マリック
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 河原 純一
公報種別：公開公報
出願番号（国際出願番号）：特願平7-033134
公開番号（公開出願番号）：特開平8-202761
出願日： 1995年01月30日
公開日（公表日）： 1996年08月09日
要約：

【要約】【目的】 論理回路の遅延情報を正確に、かつ小さな記憶領域で保持できるようにし、その論理回路の遅延解析の処理時間を削減する。【構成】 遅延ネットワーク保持手段1は、ソース頂点11,シンク頂点12,内部頂点13および有向辺14からなる遅延ネットワークを保持する。遅延ネットワーク生成手段2は、対象論理回路の構成情報を入力し、「対象論理回路の入力端子と出力端子との間の遅延時間」と「当該入力端子に対応するソース頂点11と当該出力端子に対応するシンク頂点12との間の最大重み経路長」とが一致するように各有向辺14の重みを付加して遅延ネットワークを生成する。遅延ネットワーク変形手段3は、遅延ネットワークのデータ量を削減するように遅延ネットワークを変形し、かつ「上述の遅延時間と上述の最大重み経路長とが一致する」という条件を保つようにする。

請求項（抜粋）：

多入力多出力の論理回路の遅延情報を保持する論理回路遅延情報保持方式において、対象論理回路の入力端子に対応するソース頂点と、対象論理回路の出力端子に対応するシンク頂点と、ソース頂点とシンク頂点とを結ぶ経路の間に存在する内部頂点と、ソース頂点,シンク頂点および内部頂点の間を結んでおり重みが付加されている有向辺とによって構成されている遅延ネットワークを保持する遅延ネットワーク保持手段と、対象論理回路の構成情報を入力し、「対象論理回路の入力端子と出力端子との間の遅延時間」と「当該入力端子に対応するソース頂点と当該出力端子に対応するシンク頂点との間の最大重み経路長」とが一致するように各有向辺の重みを付加して前記遅延ネットワーク保持手段内の遅延ネットワークを生成する遅延ネットワーク生成手段と、前記遅延ネットワーク保持手段内の遅延ネットワークのデータ量を削減するように遅延ネットワークを変形し、かつ「対象論理回路の入力端子と出力端子との間の遅延時間」と「当該入力端子に対応するソース頂点と当該出力端子に対応するシンク頂点との間の最大重み経路長」とが一致するという条件を保つようにする遅延ネットワーク変形手段とを有することを特徴とする論理回路遅延情報保持方式。

FI (2件)：

G06F 15/60 606 A ,  G06F 15/60 668 A

引用特許：

審査官引用 (3件)

• 論理回路の遅延時間検証装置
  公報種別：公開公報   出願番号：特願平5-105017   出願人：日本電気株式会社
• 特開昭62-202268
  
• 特開昭63-236974