特許

J-GLOBAL ID：200903031404971750

位相同期回路

発明者： 井倉 裕之
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-176382
公開番号（公開出願番号）：特開平8-046492
出願日： 1994年07月28日
公開日（公表日）： 1996年02月16日
要約：

【要約】【目的】入力信号の周期の検出及びその検出結果の処理動作時間を短縮し動作の高速化をはかる。【構成】互いに縦続接続されてその最前段の入力端に入力信号INを受け、入力信号INを少なくとも1周期分遅延させる複数の第1の遅延増幅素子DA11〜DA1(2n)を備え、これら遅延増幅素子の出力変化の状態を検出して入力信号INの各周期を検出しこれら各周期それぞれと対応する周期検出信号PD1〜PDnを出力する入力信号周期検出手段の遅延回路1,ラッチ回路2,エッジ検出回路3を設ける。周期検出信号PD1〜PDnに応答して、1周期相当の第1の遅延増幅素子の半数の第2の遅延増幅素子を含むリングオッシレータを形成し発振する発振回路4を設ける。【効果】入力信号の各周期を検出可能な最短時間で検出して発振周波数の制御ができる。

請求項（抜粋）：

互いに縦続接続されてその最前段の入力端に入力信号を受け、最後段の出力端でこの入力信号を少なくとも1周期分遅延される複数の第1の遅延素子を備えこれら複数の第1の遅延素子の出力変化の状態を検出して前記入力信号の各周期を検出しこれら各周期それぞれと対応する周期検出信号を出力する入力信号周期検出手段と、入力端の信号レベルを反転増幅するインバータ回路、互いに縦続接続されてその最前段の入力端を前記インバータ回路の出力端と接続しこのインバータ回路の出力信号を所定時間遅延させる複数の第2の遅延素子、及び一端をこれら複数の第2の遅延素子それぞれの出力端と対応接続し他端を共に前記インバータ回路の入力端と接続して前記周期検出信号に応答してオン,オフする複数のスイッチ回路を備え前記入力信号の周期と対応する周期で発振するリングオッシレータ型の発振回路とを有することを特徴とする位相同期回路。

IPC (3件)：

H03K 3/03 ,  H03L 7/085 ,  H03K 5/1532

FI (2件)：

H03L 7/08 A ,  H03K 5/00 E

引用特許：

審査官引用 (2件)

• 特開昭59-113517
  
• デューティファクタ補償回路
  公報種別：公開公報   出願番号：特願平4-226166   出願人：富士通株式会社