特許

J-GLOBAL ID：200903031518309984

半導体装置の製造方法

発明者： 菅野 道博
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平8-099699
公開番号（公開出願番号）：特開平9-289249
出願日： 1996年04月22日
公開日（公表日）： 1997年11月04日
要約：

【要約】【課題】 サリサイド技術とSACの技術とを一連のプロセスで行い、高速化、高集積化を達成した、半導体装置の製造方法の提供が望まれている。【解決手段】 シリコン基体30上にゲート酸化膜32、ゲート電極33、オフセット酸化膜34からなるゲート電極パターン35を形成し、サイドウォール37を形成し、オフセット酸化膜をエッチングし、シリコン基体に不純物をイオン注入し活性化させて不純物拡散層を形成すると同時にゲート電極の導電性を高め、ゲート電極および不純物拡散層の表層部をシリサイド化し、これらを覆って絶縁膜39を形成し、サイドウォール間を絶縁膜で埋めた状態に残し、かつ不純物拡散層の表層部に形成したシリサイドの上に絶縁膜を残すことなく絶縁膜をエッチングし、サイドウォール間の絶縁膜を覆ってSiN膜40を形成し、SiN膜を覆ってSiO2 層41を形成し、このSiO2 層にコンタクトホール44を形成する。

請求項（抜粋）：

シリコン基体上にゲート酸化膜、晶質あるいは非晶質のシリコンからなるゲート電極、SiO2 からなるオフセット酸化膜によって構成されるゲート電極パターンを形成する第1工程と、該ゲート電極パターンの両側部にSiNからなるサイドウォールを形成する第2工程と、前記オフセット酸化膜をエッチング除去する第3工程と、前記シリコン基体に不純物をイオン注入し、さらに該不純物を活性化させて、前記ゲート電極パターンの両側の、前記シリコン基体の表層部に不純物拡散層を形成すると同時に、前記ゲート電極の導電性を高める第4工程と、不純物を注入したゲート電極および不純物拡散層の表層部を、高融点金属でシリサイド化する第5工程と、これらシリサイド化したゲート電極、不純物拡散層および前記サイドウォールを覆って絶縁膜を形成する第6工程と、前記サイドウォール間におけるゲート電極の上を前記絶縁膜で埋めた状態に残し、かつ前記不純物拡散層の表層部に形成したシリサイドの上に絶縁膜を残すことなく前記絶縁膜をエッチングする第7工程と、サイドウォール間の絶縁膜を覆って前記シリコン基体上にSiN膜を形成する第8工程と、前記SiN膜を覆ってSiO2 層を形成し、該SiO2 層を平坦化する第9工程と、平坦化したSiO2 層に、前記不純物拡散層に通じるコンタクトホールを形成する第10工程と、前記コンタクトホール内に配線材料を埋め込む第11工程と、を備えてなることを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/768 ,  H01L 21/265 ,  H01L 21/28 ,  H01L 21/285 301 ,  H01L 29/78 ,  H01L 21/336

FI (6件)：

H01L 21/90 C ,  H01L 21/28 L ,  H01L 21/285 301 S ,  H01L 21/265 S ,  H01L 29/78 301 P ,  H01L 29/78 301 L

引用特許：

審査官引用 (4件)

• 特開平4-101433
  
• 高密度CMOS用の簡略接触方法
  公報種別：公開公報   出願番号：特願平7-147808   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平7-103292   出願人：ソニー株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平8-067621   出願人：株式会社東芝