特許

J-GLOBAL ID：200903031576215337

HFETおよびその製造方法

発明者： 佐藤 憲
出願人/特許権者： サンケン電気株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願2008-042701
公開番号（公開出願番号）：特開2009-200395
出願日： 2008年02月25日
公開日（公表日）： 2009年09月03日
要約：

【課題】ノーマリオフ化が容易になり且つオン抵抗を低減できるHFETを提供する。【解決手段】第1半導体層と、前記第1半導体層上にヘテロ接合され且つ前記へテロ接合界面において2次元キャリアガス層を形成することができる第2半導体層とを備える主半導体領域と、前記主半導体領域上に形成されるソース電極9と、前記主半導体領域上に形成され且つ前記ソース電極と離間して形成されるドレイン電極10と、前記第2半導体層上であって前記ソース電極と前記ドレイン電極との間に形成され且つ前記2次元キャリアガス層と異なる導電型を有する第3半導体層と、前記第3半導体層上に形成されるゲート電極8と、を有し、前記第2半導体層上が、前記ゲート電極直下の領域に凹部を有することを特徴とするHFET。【選択図】図1

請求項（抜粋）：

第1半導体層と、前記第1半導体層上にヘテロ接合され且つ前記へテロ接合界面において2次元キャリアガス層を形成することができる第2半導体層とを備える主半導体領域と、 前記主半導体領域上に形成されるソース電極と、 前記主半導体領域上に形成され且つ前記ソース電極と離間して形成されるドレイン電極と、 前記第2半導体層上であって前記ソース電極と前記ドレイン電極との間に形成され且つ前記2次元キャリアガス層と異なる導電型を有する第3半導体層と、 前記第3半導体層上に形成されるゲート電極と、を有し、 前記第2半導体層上が、前記ゲート電極直下の領域に凹部を有することを特徴とするHFET。

IPC (3件)：

H01L 21/338 ,  H01L 29/778 ,  H01L 29/812

FI (1件)：

H01L29/80 H

Fターム (19件)：

5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GM08 ,  5F102GQ01 ,  5F102GR04 ,  5F102GR07 ,  5F102GS01 ,  5F102GT02 ,  5F102GT03 ,  5F102GV07 ,  5F102GV08 ,  5F102HC01 ,  5F102HC02 ,  5F102HC15

引用特許：

出願人引用 (1件)

• 電界効果トランジスタ及びその製造方法
  公報種別：公開公報   出願番号：特願2005-165143   出願人：松下電器産業株式会社