特許

J-GLOBAL ID：200903031591017770

集合パネル装置

発明者： 清水 俊光
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平5-204442
公開番号（公開出願番号）：特開平7-044394
出願日： 1993年07月28日
公開日（公表日）： 1995年02月14日
要約：

【要約】【目的】 集合パネル装置におけるプログラムローディングに時間がかからないようにすることを目的とする。【構成】 親パネル10のCPU12は、プログラム要求があるまでプログラムローディング動作は行わない。そして、CPU12は、プログラムの識別をするための識別子を、プログラムローディングと同時にアドレスバス30にローディングする。子パネル201では、この識別子とプログラムロードアドレス設定スイッチ23に設定されているプログラム識別子とを比較ブロック24で比較し、一致した場合は、メモリバッファ26の書き込みが許可される。

請求項（抜粋）：

CPUと、このCPUが動作するためのプログラムやデータなどが記憶されているメモリと、前記CPUに制御され受信したプログラムを一時保管するメモリバッファと、他と識別するための識別子が設定されている識別子設定部と、前記識別子設定部に設定されている識別子と同一の識別子を受けたときは前記メモリバッファへの書き込みを可能とする第1の信号を出力する第1の比較手段とを有する子パネルと、主CPUと、この主CPUと前記CPUが動作するためのプログラムやデータなどが記憶されている主メモリとを有し、プログラムの転送をするデータバス,前記プログラムの転送先を指定するためのアドレスを転送するアドレスバス,制御信号を転送するコントロールバスをそれぞれ用いて前記子パネルと接続し、前記子パネルに前記主メモリに格納されている指示プログラムをローディングする親パネルとから構成されている集合パネル装置において、前記子パネルは、ロードされる指示プログラムを識別するためのプログラム識別子が設定されているプログラム識別子設定部と、前記プログラム識別子設定部に設定されているプログラム識別子と同一のプログラム識別子を受けたときは、前記メモリバッファへの書き込みを可能とする第2の信号を出力する第2の比較手段と、前記第1の信号と第2の信号の少なくとも一方を受けたときは、前記メモリバッファを書き込み可能とする書き込み制御手段と、前記CPUの制御により前記親パネルに対して前記コントロールバスを介して指示プログラムのローディングを要求するプログラムローディング要求を送信するローディング要求手段と、前記CPUが前記親パネルに対する要求や返信を登録するレジスタとを有し、前記親パネルは、前記プログラムローディング要求を受けると、他のプログラムローディング要求を受け付けないように、前記コントロールバスからの信号を制御する要求制御手段を有し、前記親パネルが指示プログラムをローディングするときは、この指示プログラムを識別するためのプログラム識別子を同時に送信することを特徴とする集合パネル装置。

IPC (2件)：

G06F 9/445 ,  G06F 15/177

FI (2件)：

G06F 9/06 420 K ,  G06F 15/16 420 S

引用特許：

審査官引用 (3件)

• 特開昭61-107450
  
• 特開平4-018639
  
• 集合パネル装置
  公報種別：公開公報   出願番号：特願平4-055601   出願人：日本電気株式会社