特許
J-GLOBAL ID：200903031635257278
不揮発性半導体記憶装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-277470
公開番号（公開出願番号）：特開平8-078551
出願日： 1994年11月11日
公開日（公表日）： 1996年03月22日
要約：
【要約】【目的】高抵抗の第1のポリシリコンにコンタクトホールを開孔する必要がなく、コンタクトホール数が少ない選択トランジスタを実現させ、高集積化を図る。【構成】積層型のメモリセル208 と同様の浮遊ゲートを有する構造の選択トランジスタ209 を配している。高抵抗の第1のポリシリコン204 にコンタクトホールを開孔しないので、選択トランジスタのゲート配線においてセルアレイ途中でのコンタクトホール形成の必要がない。選択トランジスタ209 のしきい値が正になるようにその浮遊ゲート204 に予め電荷を注入する構成、あるいは選択トランジスタ209 のチャネル領域に不純物313 を導入して、紫外線照射による中性しきい値が正になるように制御される構成である。
請求項（抜粋）：
半導体基板表面のソース領域及びドレイン領域と、前記基板上に形成された第1の制御ゲート電極と、この制御ゲート電極と前記半導体基板との間に第1の電荷蓄積領域を有し、書き込み時にはゲートと基板、ドレイン、ソース間の電位差により前記第1の電荷蓄積領域に電荷を注入し、読み出し時のゲート電圧より高いしきい値に設定し、消去時には書き込み時と逆の電位差により前記第1の電荷蓄積領域から電荷を放出させ、読み出しゲート電圧より低いしきい値に設定することによりデータを記憶するメモリセルと、前記メモリセル複数で直列接続を成しその端部に設けられる、第2の制御ゲート電極、及びこの制御ゲート電極と前記半導体基板との間に前記第1の電荷蓄積領域と同様の第2の電荷蓄積領域を有する選択トランジスタと、少なくとも前記メモリセルに対する読み出し、書き込み動作時に前記選択トランジスタに予め正のしきい値を持たせる第2の電荷蓄積領域に電荷を注入する手段とを具備したことを特徴とする不揮発性半導体記憶装置。
IPC (7件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, G11C 16/02
, G11C 16/04
, G11C 16/06
, H01L 27/115
H01L 29/78 371
, G11C 17/00 307 D
, G11C 17/00 510 A
, H01L 27/10 434
