特許
J-GLOBAL ID：200903031708773229
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-347828
公開番号（公開出願番号）：特開平10-189756
出願日： 1996年12月26日
公開日（公表日）： 1998年07月21日
要約：
【要約】【課題】拡散層表面がシリサイド化されたMOSLSIの静電破壊耐圧を向上させ、信頼性を高める。【解決手段】MOSLSIの入出力保護素子においてドレイン拡散層3Baまたは9Baとゲート電極の間にフィールド酸化膜(絶縁領域12B,12C)を形成し、ゲート電極の一部をフィールド酸化膜12B,12C上に延在させる。また、フィールド酸化膜12Bとドレイン拡散層3Bを含む領域の下部にドレイン拡散層3Bと同電導型のウェルを形成する。フィールド酸化膜12Bの下部が高抵抗になるので拡散層表面に低抵抗なシリサイド層11が形成されてもトランジスタの破壊電圧は高く維持され、サージによる局所的な発熱を防止し高い静電破壊耐圧が得られる。
請求項（抜粋）：
半導体基板上に形成された複数の回路素子と、前記半導体基板上に選択的に設けられ前記各回路素子を電気的に分離するフィールド酸化膜と、一の前記回路素子に外部信号を供給する入力端子と、他の前記回路素子から外部へ信号を供給する出力端子と、一の前記回路素子と入力端子及び他の前記回路素子と出力端子との間にそれぞれ挿入されて外部サージから保護する保護素子とを備えた半導体装置において、前記保護素子が、前記半導体基板表面部の第1導電型領域の表面部に選択的に形成された第1の第2導電型拡散層及び前記第1の第2導電型拡散層の表面に形成された第1の金属シリサイド層でなるソース領域と、前記第1の金属シリサイド層に接続されるソース電極と、前記第1導電型領域の少なくとも表面部に、前記第1の第2導電型拡散層と対向して設けられこれより深い第2の第2導電型拡散層、前記第2の第2導電型拡散層の表面部にこれより高濃度に不純物を含有して形成された第3の第2導電型拡散層及び前記第3の第2導電型拡散層の表面に設けられた第2の金属シリサイド層でなるドレイン領域と、前記第2の金属シリサイド層に接続するドレイン電極と、前記第1の第2導電型拡散層と第3の第2導電型拡散層に挟まれて前記第2の第2導電型拡散層の表面から所定の深さにまで設けられた絶縁領域と、前記第1の第2導電型拡散層と絶縁領域の間の半導体基板表面をゲート絶縁膜を介して被覆するゲート電極とを有するMOSトランジスタを複数個並列配置されていることを特徴とする半導体装置。
IPC (2件)：
H01L 21/8234
, H01L 27/088
