特許
J-GLOBAL ID：200903031830446280

絶縁ゲート型半導体装置およびその製造方法

発明者：
高橋 英樹

高橋 英樹 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-078674
公開番号（公開出願番号）：特開平9-270512
出願日： 1996年04月01日
公開日（公表日）： 1997年10月14日
要約：
【要約】【課題】 装置のRBSOAを改善する。【解決手段】 ゲート電極10が配列するセル領域CRに形成されたpベース層4に連結するとともに、これを包囲するように、p半導体層13が形成されている。p半導体層13のサイド拡散領域SDの上面、およびサイド拡散領域SDに近接するマージン領域MRの上面には、コンタクトホールCHを通じてエミッタ電極11が接続されている。また、これらの領域には、n+エミッタ層5は形成されない。高い電圧が印加されたときにサイド拡散領域SDの付近で発生するアバランシェホールHの大半はサイド拡散領域SDを通過し、一部はマージン領域MRを通過し、その後エミッタ電極11へと排除される。これらの経路にはn+エミッタ層5が存在しないので、ホールHの流れによって寄生バイポーラトランジスタが導通することがない。その結果、RBSOAが向上する。
請求項（抜粋）：
絶縁ゲート型半導体装置において、上主面と下主面を規定する半導体基体を備え、当該半導体基体は、前記上主面に露出する第1導電型の第1半導体層と、当該第1半導体層の中で前記上主面の部分に形成された第2導電型の第2半導体層と、不純物を選択的に拡散することによって、前記第2半導体層よりも深く、しかも当該第2半導体層に連結するとともにその周囲を包囲するように、前記第1半導体層の中の前記上主面の部分に形成された第2導電型の第3半導体層と、前記第2半導体層の中で前記上主面の部分に選択的に形成された第1導電型の第4半導体層と、を備えており、前記半導体基体には、前記上主面に開口するとともに前記第4および第2半導体層を貫通し前記第1半導体層にまで達する溝が形成されており、前記装置は、前記溝の内壁を覆う電気絶縁性のゲート絶縁膜と、前記半導体基体との間に前記ゲート絶縁膜を挟んで前記溝に埋設されたゲート電極と、前記第3半導体層に沿うように、前記上主面の上に絶縁膜を介して配設され、前記ゲート電極に電気的に接続されたゲート配線と、前記上主面の上に配設され、前記第2および第4半導体層に電気的に接続された第1主電極と、前記下主面の上に配設され、当該下主面に電気的に接続された第2主電極と、をさらに備え、前記第1主電極は、前記第3半導体層の中で前記第2半導体層に隣接するサイド拡散領域にも電気的に接続されており、前記サイド拡散領域には、前記第4半導体層が形成されていないことを特徴とする絶縁ゲート型半導体装置。
FI (3件)：
H01L 29/78 655 B ,  H01L 29/78 653 C ,  H01L 29/78 655 F
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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