特許
J-GLOBAL ID：200903031843144444

誤り許容パターンマッチング回路

発明者：
中安 かなだ

中安 かなだ について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平6-103586
公開番号（公開出願番号）：特開平7-312589
出願日： 1994年05月18日
公開日（公表日）： 1995年11月28日
要約：
【要約】【目的】 ある程度の誤りを許容して受信データから特定パターンを検出する際に、その誤り許容数を状況に応じて自由に変更することによってパターンマッチングの効率を向上させる。【構成】 入力端子1からシリアル伝送されてきた受信データをパラレルデータに変換して出力するデータ変換部2と、データ変換部2からのパラレルデータがアドレス信号として入力され、このアドレス信号に応じて、検出したい4種類の特定パターンA〜Dに対する誤りビットの数を出力するROM3と、受信データに対する誤りビットの許容数を設定するための設定部4A〜4Dと、ROM3から出力される4組の誤りビット数と、設定部4A〜4Dで設定された誤りビットの許容数とを各々比較して、誤りビットの許容数以下になった場合の受信データを検出パルスとして発生させる比較部5A〜5Dとから構成される。
請求項（抜粋）：
受信データがアドレス信号として入力され、該アドレス信号に応じて、検出したい特定パターンと一致していない誤りビットの数を出力する情報記憶手段と、前記受信データに対する誤りビットの許容数を設定するための設定部と、前記情報記憶手段から出力される誤りビットの数と、前記設定部で設定された誤りビットの許容数とを比較して、前記誤りビットの許容数以下になった場合の受信データを検出パターンとして発生させる比較部と、から少なくとも構成される誤り許容パターンマッチング回路。
IPC (2件)：
H04L 1/00 ,  H04L 7/08
引用特許：
審査官引用 (3件)

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