特許
J-GLOBAL ID：200903031988789931

半導体装置およびその製造方法

発明者：
齋 藤 友 博

齋 藤 友 博 について

, 
須 黒 恭 一

須 黒 恭 一 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  箱崎 幸雄
公報種別：公開公報
出願番号（国際出願番号）：特願2004-346957
公開番号（公開出願番号）：特開2006-156807
出願日： 2004年11月30日
公開日（公表日）： 2006年06月15日
要約：
【課題】 しきい値が低い高性能の半導体装置およびその製造方法を提供する。【解決手段】 シリコン基板10の表面部に形成されるCMOSを備える半導体装置1において、PMOS1のゲート電極G4は、窒化タングステンによる表面処理を行なったタングステン上に多結晶シリコン21を堆積させることにより形成する一方、NMOS1のゲート電極G2は、タングステン薄膜上にと多結晶シリコン21を形成した後の熱処理でタングステン薄膜をタングステンシリサイド23に反応させることにより、ゲート電極G2の仕事関数をゲート電極G4の仕事関数からシフトさせる。【選択図】 図1
請求項（抜粋）：
少なくとも表面にシリコン層を有する基板と、 前記シリコン層上に形成された絶縁膜と、 前記絶縁膜上に形成され、第1の金属薄膜と前記第1の金属薄膜の上に形成された多結晶シリコンとを含む第1の電極と、 前記絶縁膜上に形成され、前記第1の金属とシリコンとの合金である金属シリサイドと、前記金属シリサイドの上に形成された多結晶シリコンとを含む第2の電極と、 を備え、 前記第1の電極は、前記第1の金属薄膜の表面に形成され、前記第1の金属と前記多結晶シリコンとの反応を制御する化合物をさらに含む、 半導体装置。
IPC (5件)：
H01L 27/092 ,  H01L 21/823 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 29/786
FI (6件)：
H01L27/08 321D ,  H01L29/58 G ,  H01L29/78 613A ,  H01L29/78 617L ,  H01L29/78 617M ,  H01L29/78 617J
Fターム (69件)：
4M104AA01 ,  4M104AA09 ,  4M104BB18 ,  4M104BB24 ,  4M104BB28 ,  4M104BB29 ,  4M104BB40 ,  4M104CC05 ,  4M104DD03 ,  4M104DD04 ,  4M104DD43 ,  4M104DD66 ,  4M104DD75 ,  4M104DD80 ,  4M104DD81 ,  4M104DD84 ,  4M104DD89 ,  4M104DD99 ,  4M104FF13 ,  4M104FF17 ,  4M104GG09 ,  4M104GG10 ,  4M104HH05 ,  4M104HH16 ,  5F048AA07 ,  5F048AA09 ,  5F048AC03 ,  5F048AC04 ,  5F048BA01 ,  5F048BA16 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB12 ,  5F048BB13 ,  5F048BB14 ,  5F048BC06 ,  5F048BF06 ,  5F048BG13 ,  5F048DA23 ,  5F110AA08 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE01 ,  5F110EE04 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE15 ,  5F110EE31 ,  5F110EE45 ,  5F110FF02 ,  5F110FF03 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK05 ,  5F110HK40 ,  5F110HM15 ,  5F110NN62 ,  5F110QQ08 ,  5F110QQ19
引用特許：
出願人引用 (1件)

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