特許

J-GLOBAL ID：200903032060314246

半導体記憶装置

発明者： 越川 康二
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-298649
公開番号（公開出願番号）：特開平11-134895
出願日： 1997年10月30日
公開日（公表日）： 1999年05月21日
要約：

【要約】【課題】 多くの冗長メモリセルアレイを有している場合でも回路規模を増大させずに置換前に冗長メモリセルアレイのテストを行う。【解決手段】 冗長メモリセルアレイにより置換前でヒューズ素子29が切断されていない場合でも、テスト信号10をロウレベルとすることによりMOSトランジスタ35をオフとしてMOSトランジスタ34をオフさせ、デコード信号105aがハイレベルとし、冗長メモリセルアレイのテストができるようにする。したがって、冗長メモリセルアレイの機能を置換前にテストできる。

請求項（抜粋）：

複数の正規メモリセルアレイと、前記各正規メモリセルアレイ毎に設けられ、設定されたアドレスと同一のアドレス信号および前記アドレス信号と論理が逆のアドレス相補信号が入力されるとともにデコード禁止信号がインアクティブである場合に、対応する前記正規メモリセルアレイをアクティブとする複数のデコーダと、前記複数の正規メモリセルアレイのうち不良と診断された正規メモリセルアレイを置換して代わりの動作を行う複数の冗長メモリセルアレイと、前記各冗長メモリセルアレイ毎に設けられ、前記不良と診断された正規メモリセルアレイのアドレスが設定され、設定された該アドレスと同一のアドレス信号および前記アドレス信号と論理が逆のアドレス相補信号が入力されると対応する前記冗長メモリセルアレイをアクティブとするためのデコード信号を出力する冗長デコーダと、前記各デコード信号のうちのどれか1つの信号がアクティブの場合に前記デコード禁止信号をアクティブとする手段とから構成されている半導体記憶装置において、前記各冗長デコーダが、一端がハイレベルの電位に接続された第1のヒューズ素子が切断されていない場合には前記デコード信号を強制的にグランド電位とする手段と、前記冗長メモリセルアレイの機能を前記正規メモリセルアレイとの置換前にテストする際にアクティブとなるテスト信号が入力され、前記テスト信号がアクティブとなると前記第1のヒューズ素子が切断されていない場合でも前記デコード信号をハイレベルとする手段とを有することを特徴とする半導体記憶装置。

IPC (2件)：

G11C 29/00 603 ,  G01R 31/28

FI (2件)：

G11C 29/00 603 P ,  G01R 31/28 B

引用特許：

審査官引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-030114   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社