特許
J-GLOBAL ID：200903032166037195

映像メモリ回路

発明者：
奥津 恭太郎

奥津 恭太郎 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 岩壁 冬樹
公報種別：公開公報
出願番号（国際出願番号）：特願平11-031982
公開番号（公開出願番号）：特開2000-232623
出願日： 1999年02月09日
公開日（公表日）： 2000年08月22日
要約：
【要約】【課題】 表示装置に供給される映像の画素データを記憶する映像メモリ回路において、SDRAMの効率的なアドレッシング方式を提供することが強く望まれている。【解決手段】 メモリアレイは、2バンク(0,1)×2ブロック(A,B)で構成される。映像の奇数ラインの前半の画素データはバンクA0に入出力され、映像の奇数ラインの後半の画素データがバンクB0に入出力される。また、映像の偶数ラインの前半の画素データはバンクB1に入出力され、映像の偶数ラインの後半の画素データがバンクA1に入出力される。よって、1水平ラインの前半の画素データと後半の画素データを同時にメモリアレイに対してアクセスすることができる。また、映像における隣り合う奇数ラインの画素データと偶数ラインの画素データとを同時にメモリアレイから読み出すこともできる。
請求項（抜粋）：
共通の行アドレスおよび列アドレスでアクセスされる複数のバンクを有するバンク構成を2つ有するシンクロナスDRAMセルと、映像の奇数ラインの前半の画素データを一方のバンク構成の一のバンクに書き込むとともに後半の画素データを他方のバンク構成の一のバンクに書き込み、偶数ラインの前半の画素データを一方のバンク構成の他のバンクに書き込むとともに後半の画素データを他方のバンク構成の他のバンクに書き込む制御を行うメモリ制御手段とを備えた映像メモリ回路。
IPC (3件)：
H04N 5/907 ,  G06F 3/153 336 ,  G09G 5/393
FI (3件)：
H04N 5/907 B ,  G06F 3/153 336 B ,  G09G 5/36 530 E
Fターム (22件)：
5B069BB06 ,  5B069BC02 ,  5B069LA13 ,  5B069LA16 ,  5C052GA03 ,  5C052GB01 ,  5C052GC00 ,  5C052GE00 ,  5C052GE05 ,  5C052GF01 ,  5C052GF04 ,  5C082BA12 ,  5C082BB26 ,  5C082CA22 ,  5C082CB01 ,  5C082DA54 ,  5C082DA55 ,  5C082DA56 ,  5C082DA57 ,  5C082EA02 ,  5C082EA08 ,  5C082MM02
引用特許：
出願人引用 (3件) 審査官引用 (1件)

前のページに戻る

TOP

BOTTOM