特許

J-GLOBAL ID：200903032321788097

半導体装置およびその製造方法

発明者： 久本 大 ,  須藤 敬己
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平9-339637
公開番号（公開出願番号）：特開平10-242477
出願日： 1997年12月10日
公開日（公表日）： 1998年09月11日
要約：

【要約】【課題】 SOI基板上に形成された薄膜SOI-MOSFETにおいて、基板フローテイングを抑制する手段を簡単な構成で達成する。【解決手段】 ゲート(電極)が、2層構造を成し、その上部ゲートによりSOI層(基板)の側面部において電気的に接続されている。【効果】 ゲート電極が、チャネルとなる基板と電気的に接続されるため、チヤネルに対して給電できるため、基板フローテイングの問題を抑えることができる。そして、基板コンタクトエリアの占有面積が無く高集積化が可能となる。

請求項（抜粋）：

主面が絶縁体より成る支持基板と、上記絶縁体主面にパターン形成された第1導電型の単結晶半導体層と、上記単結晶半導体層の主面に形成されたゲート絶縁膜と、上記ゲート絶縁膜上にパターン形成された第1のゲート層と、そして上記第1のゲート層に接続された第2のゲート層とを含み、上記第2のゲート層は上記単結晶半導体層の側面部で接続されていることを特徴とする半導体装置。

IPC (3件)：

H01L 29/786 ,  B42D 15/10 521 ,  H01L 21/336

FI (8件)：

H01L 29/78 617 J ,  B42D 15/10 521 ,  H01L 29/78 613 A ,  H01L 29/78 616 M ,  H01L 29/78 617 T ,  H01L 29/78 617 L ,  H01L 29/78 617 N ,  H01L 29/78 618 Z

引用特許：

審査官引用 (1件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平9-230927   出願人：株式会社東芝