半導体装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-230927
公開番号（公開出願番号）：特開平10-150204
出願日： 1997年08月27日
公開日（公表日）： 1998年06月02日
要約：

【要約】【課題】ボディ延長部を有するMOSFETに固有な寄生容量を低減すること。【解決手段】2つのソース・ドレイン(n+ 型拡散層)で挟まれた領域のシリコン層103につながり、かつその上に第1ゲート電極105が存在しないようにボディ延長部120を形成する。

請求項（抜粋）：

絶縁層上に形成された半導体層と、この半導体層上にゲート絶縁膜を介して配設された第1ゲート電極と、この第1ゲート電極を挟むように前記半導体層の表面に形成された1対のソース・ドレイン拡散層と、これらのソース・ドレイン拡散層で挟まれた領域の前記半導体層につながり、かつその上に前記第1ゲート電極が存在しないように形成された基板電位制御層と、前記第1ゲート電極に接するように配設された第2ゲート電極とを具備してなることを特徴とする半導体装置。

IPC (3件)：

H01L 29/786 , H01L 27/12 , H01L 21/336

FI (5件)：

H01L 29/78 617 J , H01L 27/12 F , H01L 29/78 616 A , H01L 29/78 617 L , H01L 29/78 621

引用特許：

審査官引用 (4件)

自己整合基体接点を有するSOIトランジスタおよび製造方法
公報種別：公開公報出願番号：特願平7-162653 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
特開昭63-241967
特開平4-150068

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