特許
J-GLOBAL ID：200903032359816507

スキュー低減回路及び半導体装置

発明者：
西村 幸一

西村 幸一 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平9-127585
公開番号（公開出願番号）：特開平10-320074
出願日： 1997年05月16日
公開日（公表日）： 1998年12月04日
要約：
【要約】【課題】本発明は、信号間のスキューを低減可能な回路を提供することを目的とする。【解決手段】スキュー低減のための回路は、クロック信号を受け取り、第1のモードではクロック信号を出力し、第2のモードではクロック信号を遅延させた遅延クロック信号を出力するクロック切り替えユニットと、入力信号を受け取り、第1のモードではクロック切り替えユニットからのクロック信号に基づいて入力信号の位相を調整し、第2のモードでは位相の調整された入力信号をクロック切り替えユニットからの遅延クロック信号に基づいてラッチするスキュー低減ユニットを含むことを特徴とする。
請求項（抜粋）：
クロック信号を受け取り、第1のモードでは該クロック信号を出力し、第2のモードでは該クロック信号を遅延させた遅延クロック信号を出力するクロック切り替えユニットと、入力信号を受け取り、該第1のモードでは該クロック切り替えユニットからの該クロック信号に基づいて該入力信号の位相を調整し、該第2のモードでは位相の調整された該入力信号を該クロック切り替えユニットからの該遅延クロック信号に基づいてラッチするスキュー低減ユニットを含むことを特徴とするスキュー低減のための回路。
IPC (4件)：
G06F 1/10 ,  H03K 5/13 ,  H03K 19/0175 ,  H04L 7/00
FI (4件)：
G06F 1/04 330 A ,  H03K 5/13 ,  H04L 7/00 Z ,  H03K 19/00 101 N
引用特許：
審査官引用 (4件)
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