半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-067809
公開番号（公開出願番号）：特開平6-216332
出願日： 1992年03月26日
公開日（公表日）： 1994年08月05日
要約：

【要約】【目的】メモリセルアレー部と周辺回路部との段差が大きいために、ディジット線のパターニングの際、下地の影響を受けるためにパターニングの精度が低下することを防止する。【構成】メモリセルアレーに隣接してダミーワード線またはダミーキャパシタ電極106dを配置することにより、メモリセルアレー部と周辺回路部との段差を軽減し、メモリセルアレー部から周辺回路部への傾斜を緩和することによりパターニング精度を向上させることが可能となる。

請求項（抜粋）：

第1導電型半導体基板の表面部に選択的に形成された1対の第2導電型不純物拡散層および前記1対の第2導電型不純物拡散層で挟まれた領域をゲート絶縁膜を介して選択的に被覆するゲート電極を有するスイッチング用トランジスタと、前記1対の第2導電型不純物拡散層の一方に接続され、前記ゲート電極の少なくとも一部を層間絶縁膜を介して被覆する第1のキャパシタ電極および前記第1のキャパシタ電極をキャパシタ絶縁膜を介して被覆する第2のキャパシタ電極からなる電荷蓄積用キャパシタとからなるメモリセルとを有し、前記メモリセルをアレー状に配置し複数のメモリセルのゲート電極を所定方向に連結したワード線および前記ワード線と交わる方向に配置され前記スイッチング用トランジスタの1対の第2導電型不純物拡散層の他方に接続されたディジット線とを有する半導体記憶装置において、前記ゲート電極と同一材料の第1の導電膜、前記第1のキャパシタ電極と同一材料の第2の導電膜および前記第2のキャパシタ電極と同一材料の第3の導電膜のうちの少なくとも一つが、前記メモリセルをアレー状に配置した領域のディジット線方向に隣接する領域にダミーとして設けられていることを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/108 , H01L 27/04

引用特許：

審査官引用 (5件)

特開平3-082077
特開平4-010651
特開平4-269863

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