集積回路及びその集積回路の回路設計方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：青山葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-310972
公開番号（公開出願番号）：特開2001-135791
出願日： 1999年11月01日
公開日（公表日）： 2001年05月18日
要約：

【要約】【課題】データパスの制御入力に対してテストプランを制御信号の時系列として供給することができると共に、テスト実行時間の短縮を図ることができ、テストプランを回路の通常動作速度で発生させ実動作速度でのテストが可能となる集積回路及びその集積回路の回路設計方法を得る。【解決手段】データパス2のテストプランを生成するテストプラン発生回路11を有するテストコントローラ4を備え、データパス2を、データ入力へのテストベクトルの伝搬、テストの実行、および出力応答の伝搬の3つのフェーズで構成されたテストプランがテスト対象モジュールごとに存在する固定制御可検査性を有するように形成した。

請求項（抜粋）：

組合せ回路要素ごとにテストプランが存在し、該テストプランのそれぞれのフェーズを構成する制御ベクトル系列が1つの制御ベクトルで構成された、データの処理を行うデータパス部と、該データパス部を制御するコントローラ部と、データパス部のテスト動作時に、上記データパス部を構成する組合せ回路要素ごとのテストプランを生成して上記データパス部に出力するテストコントローラ部と、上記コントローラ部からの制御信号と、該テストコントローラ部からのテストプランのいずれかがデータパス部に入力されるように信号の切り替えを行う切替回路部と、を備えることを特徴とする集積回路。

IPC (4件)：

H01L 27/04 , H01L 21/822 , G01R 31/28 , G06F 17/50

FI (3件)：

H01L 27/04 T , G01R 31/28 V , G06F 15/60 654 N

Fターム (17件)：

2G032AA00 , 2G032AB02 , 2G032AE12 , 2G032AG01 , 2G032AK11 , 2G032AK15 , 5B046AA08 , 5B046BA02 , 5B046BA09 , 5B046JA03 , 5F038CD09 , 5F038DT02 , 5F038DT05 , 5F038DT07 , 5F038DT08 , 5F038DT15 , 5F038EZ20

引用特許：

出願人引用 (3件)

特開昭63-204170
特開昭59-084536
特開昭58-197746

審査官引用 (3件)

特開昭63-204170
特開昭59-084536
特開昭58-197746

前のページに戻る