特許
J-GLOBAL ID：200903032532718036

薄膜トランジスタ基板の製造方法および薄膜トランジスタ基板

発明者：
出島 芳夫

出島 芳夫 について


出願人/特許権者：
富士通ディスプレイテクノロジーズ株式会社

富士通ディスプレイテクノロジーズ株式会社 について


代理人 (1件)： 服部 毅巖
公報種別：公開公報
出願番号（国際出願番号）：特願2003-070504
公開番号（公開出願番号）：特開2004-281687
出願日： 2003年03月14日
公開日（公表日）： 2004年10月07日
要約：
【課題】スタガー型TFT基板製造の露光工程数を削減する。【解決手段】ハーフトーンマスクを用いてTFT基板のドレインバスライン(DB)を形成する領域とTFTを形成する領域にレジストパターンを形成し(ステップS1)、そのレジストパターンをマスクにしたエッチングによりDBを形成し、チャネルエッチングを行なってTFTのチャネルとなる部分を形成する(ステップS2)。さらに、ハーフトーンマスクを用いてゲートバスライン(GB)を形成する領域と画素電極を形成する領域にレジストパターンを形成し(ステップS4)、そのレジストパターンをマスクにしたエッチングによりGBおよび画素電極を形成する(ステップS5)。DBとチャネル、GBと画素電極がそれぞれ1枚のハーフトーンマスクで形成され、スタガー型TFT基板製造の露光工程数が削減される。【選択図】 図1
請求項（抜粋）：
スタガー型の薄膜トランジスタ基板の製造方法において、 ハーフトーンマスクを用いて、レジストに対する1回の露光により、異なる領域に異なる膜厚のレジストパターンを形成する工程を有することを特徴とする薄膜トランジスタ基板の製造方法。
IPC (3件)：
H01L21/336 ,  G02F1/1368 ,  H01L29/786
FI (2件)：
H01L29/78 612D ,  G02F1/1368
Fターム (52件)：
2H092JA25 ,  2H092JA46 ,  2H092JB07 ,  2H092JB51 ,  2H092KA05 ,  2H092MA05 ,  2H092MA08 ,  2H092MA14 ,  2H092MA15 ,  2H092MA16 ,  2H092MA17 ,  2H092MA37 ,  2H092NA27 ,  2H092NA29 ,  2H092PA08 ,  5F110AA16 ,  5F110BB01 ,  5F110CC05 ,  5F110DD02 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110EE03 ,  5F110EE04 ,  5F110EE07 ,  5F110EE14 ,  5F110EE37 ,  5F110EE44 ,  5F110EE45 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF30 ,  5F110GG02 ,  5F110GG15 ,  5F110GG25 ,  5F110GG44 ,  5F110HK04 ,  5F110HK09 ,  5F110HK16 ,  5F110HK21 ,  5F110HK25 ,  5F110HK33 ,  5F110HK34 ,  5F110HL07 ,  5F110HL23 ,  5F110HL24 ,  5F110HM19 ,  5F110NN49 ,  5F110QQ01 ,  5F110QQ02 ,  5F110QQ09
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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