特許
J-GLOBAL ID：200903032686747560

半導体装置及びその製造方法

発明者：
田中 義典

田中 義典 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平6-042358
公開番号（公開出願番号）：特開平7-249693
出願日： 1994年03月14日
公開日（公表日）： 1995年09月26日
要約：
【要約】【目的】 ビット線シールドタイプのDRAMにおける良好で安定したキャパシタ下部電極の構造およびその製造方法を提供する。【構成】 シリコン酸化膜23側壁に第1のサイドウォール24aを形成し、これをマスクとしてコンタクトホール16を形成するためのマスク22を形成し、このマスク22を用いて絶縁膜14中にコンタクトホール16を形成しコンタクトホール16内を含む全面に第2の多結晶シリコン膜17を形成し、第2の多結晶シリコン膜17をエッチングした後その側壁に導電膜よりなる第2のサイドウォール25aを形成する。【効果】 キャパシタ形成時においてプロセスマージンを拡大でき、キャパシタ容量を増大できる。
請求項（抜粋）：
絶縁膜と、上記絶縁膜中に形成されたコンタクトホールと、上記絶縁膜上及び上記コンタクトホール内に渡って形成されたキャパシタ下部電極と、上記キャパシタ下部電極上に形成された誘電膜と、上記誘電膜上に形成されたキャパシタ上部電極とからなるキャパシタを有する半導体装置において、上記絶縁膜上のキャパシタ下部電極の側壁に導電膜よりなるサイドウォールを形成したことを特徴とする半導体装置。
IPC (4件)：
H01L 21/8242 ,  H01L 27/108 ,  H01L 27/04 ,  H01L 21/822
FI (2件)：
H01L 27/10 325 C ,  H01L 27/04 C
引用特許：
審査官引用 (9件)
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