保護回路用半導体装置

発明者： ,
出願人/特許権者：
代理人 (1件)：竹村壽
公報種別：公開公報
出願番号（国際出願番号）：特願2005-201858
公開番号（公開出願番号）：特開2007-019413
出願日： 2005年07月11日
公開日（公表日）： 2007年01月25日
要約：

【課題】保護回路に設けた複数の素子の動作の効率を上げるために各ゲートに至るウエル抵抗の差を小さくする入出力回路のESD保護性能を向上させる保護回路用半導体装置を提供する。【解決手段】入出力回路が形成された半導体基板100に複数個平行に並べられ、ソース7、ドレイン8及びゲート12を有するMOSトランジスタ(NMOS及びPMOS)と複数個のMOSトランジスタが形成配置されたウエル領域1と、ウエル領域1の周辺に沿って形成され、複数個のMOSトランジスタを内部にもつウエルコンタクト領域5とを備え、ドレイン8が入力パッドと電気的に接続され、ゲート12がドレイン8とパッドを繋ぐ配線と平行に配置され、ゲート12とウエルコンタクト領域5との間の距離の複数個のMOSトランジスタ間での差を低減するようにウエルコンタクト領域5を配置する。【選択図】図2

請求項（抜粋）：

入力パッド、信号処理部及び前記入力パッドと前記信号処理部とを電気的に接続する配線が形成された半導体基板と、前記半導体基板に複数個平行に並べられ、ソース、ドレイン及びゲートを有する第1導電型MOSトランジスタと、前記半導体基板に複数個平行に並べられ、ソース、ドレイン及びゲートを有する第2導電型MOSトランジスタと、前記複数個の第1導電型MOSトランジスタが形成配置された第2導電型ウエル領域と、前記複数個の第2導電型MOSトランジスタが形成配置された第1導電型ウエル領域と、前記第2導電型ウエル領域の周辺に沿って形成され、前記複数個の第1導電型MOSトランジスタを囲む第1導電型ウエルコンタクト領域と、前記第1導電型ウエル領域の周辺に沿って形成され、前記複数個の第2導電型MOSトランジスタを囲む第2導電型ウエルコンタクト領域とを備え、前記ドレインが前記入力パッドと電気的に接続され、前記ゲートが前記ドレインと前記パッドとを電気的に接続する配線と平行に配置され、前記ゲートと前記ウエルコンタクト領域との間の距離の前記複数個の第1及び第2導電型MOSトランジスタ間での差を低減するように、前記ウエルコンタクト領域を配置することを特徴とする保護回路用半導体装置。

IPC (3件)：

H01L 21/822 , H01L 27/04 , H01L 27/06

FI (3件)：

H01L27/04 H , H01L27/06 311C , H01L27/04 A

Fターム (23件)：

5F038BH02 , 5F038BH07 , 5F038BH09 , 5F038BH13 , 5F038CA02 , 5F038CA05 , 5F038CA10 , 5F038EZ08 , 5F038EZ20 , 5F048AA02 , 5F048AC03 , 5F048BE03 , 5F048BE09 , 5F048BG13 , 5F048CC01 , 5F048CC08 , 5F048CC09 , 5F048CC10 , 5F048CC11 , 5F048CC13 , 5F048CC15 , 5F048CC16 , 5F048CC19

引用特許：

出願人引用 (1件)

静電気放電保護素子
公報種別：公開公報出願番号：特願2003-317363 出願人：NECエレクトロニクス株式会社

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