半導体装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：青山葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-221809
公開番号（公開出願番号）：特開平7-078892
出願日： 1993年09月07日
公開日（公表日）： 1995年03月20日
要約：

【要約】【目的】集積度を2倍にできる半導体装置。【構成】半導体基板1の表層内部に縦方向に複数本形成した第1ソース/ドレイン領域2と,この領域の間の必要に応じて書き込みイオン注入される第1チャンネル領域3と,第1ゲート絶縁膜4を介して第1ソース/ドレイン領域2上に横方向に複数本形成されて第1チャンネル領域3を制御する第1ゲート電極5からなる基板側の第1メモリセルトランジスタと、第1ゲート電極5と第1ゲート絶縁膜4の上に、第2ゲート絶縁膜6を介して縦方向に複数本形成された第2ソース/ドレイン領域8と,この領域の間に形成され,必要に応じて書き込みイオン注入され,第1ゲート電極で制御される第2チャンネル領域9aからなる表面側の第2メモリセルトランジスタと、その上に層間絶縁膜10を介して縦方向に複数本形成されたビットライン13と、コンタクトホールからなるNOR型ROM。

請求項（抜粋）：

チャネル部へイオン注入して上記チャネル部の不純物濃度を制御してメモリセルトランジスタの閾値電圧を異ならせることによりデータを書き込むROMを有する半導体装置において、半導体基板上に互いに平行に交互に形成された帯状の第1のソース領域および第1のドレイン領域と、上記第1のソース領域と上記第1のドレイン領域との間の第1のチャネル領域と、上記第1のソース領域,第1のドレイン領域および第1のチャネル領域の上に第1のゲート絶縁膜を介して設けられるとともに第1のソース領域と第1のドレイン領域に直交するように複数本設けられた第1のゲート電極とからなる第1のメモリセルトランジスタと、上記第1のゲート電極および第1のゲート絶縁膜の上に、第2のゲート絶縁膜を介して上記第1のゲート電極に直交するように交互に形成された帯状の第2のソース領域および第2のドレイン領域と、上記第2のソース領域と上記第2のドレイン領域との間に形成されて上記第1のゲート電極で制御される第2のチャネル領域とからなる第2のメモリセルトランジスタと、上記第2のメモリセルトランジスタおよび第2のゲート絶縁膜の上に、層間絶縁膜を介して上記第1,第2のソース領域およびドレイン領域と平行に複数本形成されたビットラインと、上記ビットラインと第1および第2のメモリセルトランジスタの各ソース領域およびドレイン領域とを接続し、第1と第2のメモリセルトランジスタのソース領域およびドレイン領域を互いに接続してNOR型ROMを形成するコンタクトホールを備えたことを特徴とする半導体装置。

IPC (2件)：

H01L 21/8246 , H01L 27/112

引用特許：

審査官引用 (3件)

特開平2-044768
特開平4-296053
読出専用メモリ
公報種別：公開公報出願番号：特願平3-332071 出願人：株式会社東芝

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