特許
J-GLOBAL ID：200903033225217182
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平8-211625
公開番号（公開出願番号）：特開平10-056174
出願日： 1996年08月09日
公開日（公表日）： 1998年02月24日
要約：
【要約】【課題】セル形成領域の周辺領域を小面積化してチップ面積を小さくすることができる半導体装置を提供する。【解決手段】半導体基板1に溝6を有する縦型MOSFETのユニットセルが多数形成されるとともに半導体基板1の表面にソース電極11が、半導体基板1の裏面にドレイン電極13が形成され、このセル形成領域Z1の周囲において半導体基板1のn- 型エピタキシャル層3にディープpウェル領域19が延設されている。セル形成領域Z1の周囲におけるディープpウェル領域19の上に酸化膜14,16を介して縦型MOSFETのゲート電極のアルミ配線17がディープpウェル領域19よりも外側に張り出した状態で延設され、ゲート電極のアルミ配線17をフィールドプレートとして用いている。
請求項（抜粋）：
半導体基板にMOSFETのユニットセルが多数形成されるとともに半導体基板の表面にソース電極が形成され、さらに、前記セル形成領域の周囲において半導体基板の表層部に当該表層部の導電型とは逆導電型の素子分離用不純物拡散領域が延設されるとともに当該不純物拡散領域の上に酸化膜を介してフィールドプレートが不純物拡散領域よりも外側に張り出した状態で延設された半導体装置において、前記セル形成領域の周囲における前記不純物拡散領域の上に酸化膜を介してMOSFETのゲート電極の金属配線を不純物拡散領域よりも外側に張り出した状態で延設し、ゲート電極の金属配線をフィールドプレートとして用いたことを特徴とする半導体装置。
FI (2件)：
H01L 29/78 652 P
, H01L 29/78 653 A
