半導体装置及びその製造方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：小笠原史朗
公報種別：公開公報
出願番号（国際出願番号）：特願2005-171934
公開番号（公開出願番号）：特開2006-060192
出願日： 2005年06月13日
公開日（公表日）： 2006年03月02日
要約：

【課題】 PN接合耐圧の向上が図れるとともに、スイッチング速度を高めることができる半導体装置およびその製造方法を提供する。【解決手段】ゲート電極109は、その一端がLOCOS酸化膜107上まで延設されており、ソース電極111は、その一端がゲート電極109よりもさらにLOCOS酸化膜107上に延設される。ゲート電極109およびLOCOS酸化膜107を覆う絶縁膜は、支持基板101の主面方向から見たときに、ゲート電極109のLOCOS酸化膜107側の端部からボディ領域側へかけての端部領域Tにおいて、ゲート電極109とソース電極111との間の膜厚が、ソース電極111のドレイン領域104側端部下における絶縁膜の膜厚並びにゲート電極109のボディ領域105側端部上における絶縁膜の膜厚よりも薄くなるように形成される。【選択図】図1

請求項（抜粋）：

支持基板上に埋め込み酸化膜を介して形成されたSOI層と、前記SOI層の主面に選択的に形成された第1導電型のボディ領域と、前記ボディ領域の主面に形成された第2導電型のソース領域と、前記ボディ領域と隣接するように前記SOI層の主面に形成された第2導電型のドレイン領域と、前記ドレイン領域上に形成された素子分離膜と、前記ソース領域と前記素子分離膜との間における前記SOI層の主面に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成され、一端が前記素子分離膜の上まで延設されたゲート電極と、前記ゲート電極および前記素子分離膜を覆う絶縁膜と、前記絶縁膜上に形成され、前記ソース領域と接続されるとともに、一端が前記ゲート電極よりもさらに前記ドレイン領域の方向に延設されたソース電極と、前記ドレイン領域と接続されたドレイン電極とを備え、前記絶縁膜は、前記支持基板の主面方向から見たときに、前記素子分離膜上に延設された前記ゲート電極上であって、当該ゲート電極のドレイン領域側端部からボディ領域側へかけての端部領域における膜厚が、前記ソース電極のドレイン領域側端部下における膜厚および当該ゲート電極のボディ領域側端部上における膜厚よりも薄いことを特徴とする、半導体装置。

IPC (2件)：

H01L 29/786 , H01L 21/336

FI (2件)：

H01L29/78 616T , H01L29/78 616K

Fターム (24件)：

5F110AA02 , 5F110AA11 , 5F110BB12 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110EE09 , 5F110EE22 , 5F110EE24 , 5F110EE25 , 5F110GG02 , 5F110GG12 , 5F110GG32 , 5F110GG52 , 5F110HJ01 , 5F110HJ13 , 5F110HM02 , 5F110HM04 , 5F110HM05 , 5F110HM12 , 5F110HM19 , 5F110NN02 , 5F110NN22 , 5F110NN62

引用特許：

出願人引用 (2件)

半導体装置
公報種別：公開公報出願番号：特願平8-098474 出願人：ローム株式会社
高耐圧横型半導体装置
公報種別：公開公報出願番号：特願平9-310092 出願人：富士電機株式会社

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