特許
J-GLOBAL ID：200903033511157243

半導体記憶装置

発明者：
築出 正樹

築出 正樹 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-076162
公開番号（公開出願番号）：特開平10-269800
出願日： 1997年03月27日
公開日（公表日）： 1998年10月09日
要約：
【要約】【課題】 バーンインなどのストレス加速試験におけるワード線駆動時における電流を低減するとともに、このストレス加速試験に要する時間を短縮する。【解決手段】 アドレスバッファ(2)から与えられるアドレス信号に対し、ストレス加速モード指示信号(BIAC)の活性化時所定の内部アドレス信号ビットを縮退状態とし、残りのアドレス信号ビットを有効状態とし、すべてのワード線のうちの所望の数のワード線を同時に選択状態へ駆動する。同時に選択状態にされるワード線の数を任意の数に設定することができ、ストレス加速モード時における、ワード線駆動時に流れる電流を低減することができる。
請求項（抜粋）：
行列状に配列される複数のメモリセルを有するメモリセルアレイ、各前記行に対応して配設され、各々に対応の行のメモリセルが接続する複数のワード線、多ビットアドレス信号を受け、多ビット内部アドレス信号を生成するアドレスバッファ、前記アドレスバッファからの内部アドレス信号に従って前記複数のワード線のアドレス指定された行に対応するワード線を選択状態へ駆動する行選択手段、およびストレス加速モード指示信号の活性化に応答して、前記多ビット内部アドレス信号の所定の内部アドレス信号ビットをその論理状態にかかわらず選択状態に設定しかつ残りの内部アドレス信号ビットを与えられたアドレス信号ビットに対応する論理状態に設定するアドレス制御手段とを備える、半導体記憶装置。
IPC (5件)：
G11C 29/00 671 ,  G01R 31/28 ,  G01R 31/30 ,  G11C 11/407 ,  G11C 11/401
FI (6件)：
G11C 29/00 671 F ,  G01R 31/30 ,  G01R 31/28 B ,  G01R 31/28 V ,  G11C 11/34 354 D ,  G11C 11/34 371 A
引用特許：
審査官引用 (12件)
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