特許

J-GLOBAL ID：200903033518113756

半導体装置及びその製造方法

発明者： 山上 朗 ,  細田 勉
出願人/特許権者： 富士通株式会社
代理人 (2件)： 北野 好人 ,  三村 治彦
公報種別：公開公報
出願番号（国際出願番号）：特願2002-316605
公開番号（公開出願番号）：特開2004-153015
出願日： 2002年10月30日
公開日（公表日）： 2004年05月27日
要約：

【課題】機械的或いは熱的なストレスにより層間絶縁膜界面或いは層間絶縁膜内部にクラックや剥離が生じるのを防止しうる半導体装置及びその製造方法を提供する。【解決手段】半導体基板上に形成され、複数の絶縁膜よりなる絶縁膜積層体と、絶縁膜積層体に埋め込まれた複数の導電層よりなる配線構造体と、配線構造体を構成する複数の導電層よりなり、複数の絶縁膜の少なくとも表面側にそれぞれ埋め込まれた複数のダミーパターンとを有し、配線構造体近傍の複数のダミーパターンが、ビア部を介して互いに接続されている。これにより、配線構造体近傍の層間絶縁膜が補強され、機械的或いは熱的ストレスにより層間絶縁膜界面或いは層間絶縁膜内部にクラックや剥離が生じるのを防止することができる。【選択図】 図3

請求項（抜粋）：

半導体基板上に形成された第1の絶縁膜と、 前記第1の絶縁膜上に形成された第2の絶縁膜と、 前記第1の絶縁膜及び前記第2の絶縁膜に埋め込まれた配線構造体と、 前記配線構造体近傍の前記第1の絶縁膜の少なくとも表面側に埋め込まれた第1の導電層よりなる第1のダミーパターンと、 前記配線構造体近傍の前記第2の絶縁膜に埋め込まれた第2の導電層よりなり、前記第1のダミーパターンにビア部を介して接続された第2のダミーパターンと を有することを特徴とする半導体装置。

IPC (1件)：

H01L21/768

FI (1件)：

H01L21/90 J

Fターム (28件)：

5F033HH08 ,  5F033HH11 ,  5F033HH32 ,  5F033HH33 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK11 ,  5F033KK32 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ16 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR09 ,  5F033SS11 ,  5F033SS21 ,  5F033VV01 ,  5F033VV08 ,  5F033XX17 ,  5F033XX24

引用特許：

審査官引用 (1件)

• 集積回路
  公報種別：公開公報   出願番号：特願平11-317642   出願人：モトローラ・インコーポレイテッド