特許

J-GLOBAL ID：200903033607281131

薄膜トランジスタおよびその製造方法

発明者： 石井 裕満
出願人/特許権者： カシオ計算機株式会社
代理人 (1件)： 長南 満輝男
公報種別：公開公報
出願番号（国際出願番号）：特願2005-081117
公開番号（公開出願番号）：特開2006-269469
出願日： 2005年03月22日
公開日（公表日）： 2006年10月05日
要約：

【課題】 真性酸化亜鉛からなる半導体薄膜を有するトップゲート構造の薄膜トランジスタの製造に際し、加工精度を良くする。【解決手段】 窒化シリコンからなる保護膜11をマスクとして、真性酸化亜鉛からなる半導体薄膜形成用膜およびn型酸化亜鉛からなるオーミックコンタクト層形成用層を連続してエッチングすることにより、保護膜11下に半導体薄膜10を形成し、半導体薄膜10下の両側にオーミックコンタクト層8、9を形成し、そして半導体薄膜10の上面全体に保護膜11をそのまま残すことにより、加工精度を良くすることができる。【選択図】 図2

請求項（抜粋）：

半導体薄膜と、前記半導体薄膜の上面全体に設けられた保護膜と、前記保護膜上に設けられた絶縁膜と、前記半導体薄膜上における前記絶縁膜上に設けられたゲート電極と、前記半導体薄膜下に該半導体薄膜に電気的に接続されて設けられたソース電極およびドレイン電極とを有することを特徴とする薄膜トランジスタ。

IPC (2件)：

H01L 21/336 ,  H01L 29/786

FI (3件)：

H01L29/78 627C ,  H01L29/78 618B ,  H01L29/78 616V

Fターム (31件)：

5F110AA30 ,  5F110BB01 ,  5F110CC06 ,  5F110DD02 ,  5F110DD11 ,  5F110EE03 ,  5F110EE04 ,  5F110EE07 ,  5F110EE44 ,  5F110FF03 ,  5F110FF09 ,  5F110FF30 ,  5F110GG04 ,  5F110GG42 ,  5F110GG43 ,  5F110GG45 ,  5F110HK03 ,  5F110HK04 ,  5F110HK07 ,  5F110HK11 ,  5F110HK32 ,  5F110HK33 ,  5F110HK35 ,  5F110HL07 ,  5F110NN01 ,  5F110NN03 ,  5F110NN24 ,  5F110NN72 ,  5F110NN73 ,  5F110QQ02 ,  5F110QQ09

引用特許：

出願人引用 (1件)

• 薄膜トランジスタの製造方法
  公報種別：公開公報   出願番号：特願平3-252845   出願人：カシオ計算機株式会社

審査官引用 (2件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2003-110059   出願人：シャープ株式会社, 川崎雅司, 大野英男
• 半導体装置およびその製造方法ならびに電子デバイス
  公報種別：公開公報   出願番号：特願2004-079273   出願人：シャープ株式会社, 大野英男, 川崎雅司