特許

J-GLOBAL ID：200903033677782391

半導体装置及びその製造方法

発明者： 山口 仁 ,  榊原 利夫 ,  榊原 純 ,  柴田 巧 ,  森下 敏之
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 伊藤 洋二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-237346
公開番号（公開出願番号）：特開2001-274398
出願日： 2000年08月04日
公開日（公表日）： 2001年10月05日
要約：

【要約】【課題】 絶縁ゲート型の半導体装置のオン抵抗の更なる低減を図る。【解決手段】 n-型基板1の主表面1aから主表面1aの垂直方向にp型ベース領域2を延設する。また、p型ベース領域2内において、主表面1aから垂直方向にn+型ソース領域3を延設し、ドリフト領域1cを挟んでp型ベース領域2から離間するようにn+型ドレイン領域4を延設する。そして、主表面1aと平行を成すY方向において、n+型ソース領域3からp型ベース領域2を貫通するようにトレンチ5を形成し、トレンチ5の表面にゲート酸化膜6を介してゲート電極7を形成する。これにより、p型ベース領域2のうちトレンチ5に隣接する部分に、トレンチ5の深さ方向をチャネル幅方向とするチャネル領域が形成される。このため、トレンチ5を深くすることによりチャネル幅を広げることができ、チャネル抵抗の低減によるオン抵抗低減が図れる。

請求項（抜粋）：

主表面(1a、40a)及び前記主表面の反対面となる裏面(1b、40b)を有する半導体基板(1、40)と、前記半導体基板のうち前記主表面から該主表面の垂直方向に延設された第1導電型のベース領域(2)と、前記ベース領域内に形成され、前記主表面から垂直方向に延設された第2導電型のソース領域(3)と、前記ベース領域を挟んで前記ソース領域の反対側に備えられたドリフト領域(1c)と、前記半導体基板のうち前記主表面から垂直方向に延設されていると共に、前記ベース領域から離間するように形成された第2導電型のドレイン領域(4)と、前記主表面から掘られ、前記主表面と平行を成す一方向において、前記ソース領域から前記ベース領域を貫通するように形成されたトレンチ(5)と、前記トレンチの表面に形成されたゲート絶縁膜(6)と、前記ゲート絶縁膜の表面に形成されたゲート電極(7)と、前記ソース領域及び前記ベース領域に電気的に接続されたソース電極(9)と、前記ドレイン領域に電気的に接続されたドレイン電極(10)とを備え、前記ベース領域、前記ソース領域、前記ドレイン領域は、前記半導体基板の深さ方向及び前記トレンチが前記ソース領域から前記ベース領域を貫通する方向において、不純物濃度が均一となるように構成されていることを特徴とする半導体装置。

IPC (7件)：

H01L 29/78 653 ,  H01L 29/78 ,  H01L 29/78 652 ,  H01L 29/78 655 ,  H01L 29/78 656 ,  H01L 29/74 ,  H01L 29/786

FI (13件)：

H01L 29/78 653 C ,  H01L 29/78 652 B ,  H01L 29/78 652 C ,  H01L 29/78 652 E ,  H01L 29/78 652 F ,  H01L 29/78 652 G ,  H01L 29/78 652 R ,  H01L 29/78 655 A ,  H01L 29/78 655 Z ,  H01L 29/78 656 C ,  H01L 29/74 X ,  H01L 29/78 301 V ,  H01L 29/78 626 Z

Fターム (28件)：

5F005AC03 ,  5F005AE07 ,  5F040DA22 ,  5F040EB12 ,  5F040EB13 ,  5F040EB14 ,  5F040EC07 ,  5F040EC20 ,  5F040EF18 ,  5F040EK05 ,  5F040FC05 ,  5F110AA07 ,  5F110BB12 ,  5F110CC10 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE22 ,  5F110FF02 ,  5F110FF12 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110GG22 ,  5F110GG29 ,  5F110NN02 ,  5F110NN62 ,  5F110QQ17