特許

J-GLOBAL ID：200903033692536178

半導体集積回路装置

発明者： 黒田 謙一 ,  寺沢 正明
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平5-035325
公開番号（公開出願番号）：特開平6-251590
出願日： 1993年02月24日
公開日（公表日）： 1994年09月09日
要約：

【要約】【目的】 ワード線駆動回路の配置を変えることによりメモリセルサイズを縮小し、メモリの集積度を向上することができる半導体集積回路装置を提供する。【構成】 電気的に書込み・消去が可能な不揮発性メモリを備えたEPROMまたはフラッシュEPROMであって、メモリマットが、複数のワード線(W0 〜W3 )と複数のデータ線(D0 〜D3 )、これらのワード線とデータ線の交点に設けられた複数の不揮発性メモリ(Q00〜Q33)から構成されている。そして、偶数番目のワード線(W0 ,W2 )を駆動するワード線駆動回路(WD0,WD2)は、ワード線(W0 ,W2 )の一方の端部とXデコーダとの間に配置され、一方奇数番目のワード線(W1 ,W3 )を駆動するワード線駆動回路(WD1,WD3)は、ワード線(W1 ,W3 )の他方の端部に配置されている。

請求項（抜粋）：

複数のワード線と、該複数のワード線の各々に接続され、該ワード線を所定電位に設定する複数のワード線駆動回路と、該複数のワード線駆動回路を制御するワード線デコーダ回路とからなる半導体集積回路装置であって、偶数番目のワード線に接続されるワード線駆動回路を前記ワード線の一方の端部と前記ワード線デコーダ回路との間に配置し、かつ奇数番目のワード線に接続されるワード線駆動回路を前記ワード線の他方の端部に配置するか、またはこれとは逆に配置することを特徴とする半導体集積回路装置。

IPC (2件)：

G11C 16/06 ,  H01L 27/115

FI (2件)：

G11C 17/00 309 ,  H01L 27/10 434

引用特許：

審査官引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-097953   出願人：沖電気工業株式会社
• 特開平2-002668
  
• 特開昭58-032295