特許

J-GLOBAL ID：200903033711934970

同期型半導体メモリ装置およびマルチチップシステム

発明者： 蔡 東 ▲ヒュク▼ ,  任 興 洙
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2003-143235
公開番号（公開出願番号）：特開2004-039211
出願日： 2003年05月21日
公開日（公表日）： 2004年02月05日
要約：

【課題】連続バスート読み出し動作モードを有するマルチチップシステムを提供する。【解決手段】本発明によるマルチ-チップシステムは、第1半導体メモリ装置と第2半導体メモリ装置を含み、前記メモリ装置は一つのパッケージに実装され、本マルチチップシステムは、連続的なバースト読み出し動作モードを有し、前記連続的なバースト読み出し動作モードでは、第1半導体メモリ装置から第2半導体メモリ装置にアドレス領域が移動されても、レイタンシーなしに連続して読み出し動作が実行される。【選択図】 図2

請求項（抜粋）：

複数の内部バーストサイクルからなるバースト読み出し動作モードを有する同期型半導体メモリ装置において、 データ情報を貯蔵するメモリセルアレイ 200と、 クロック信号に同期されて動作し、外部アドレスに応答してバースト読み出し動作のための内部アドレスを順次に発生するアドレス発生回路220と、 前記内部アドレスの一部によって前記メモリセルアレイから各内部バーストサイクル間出力されるバーストデータを読み出すデータ読み出し回路 230、240、250と、 読み出しイネーブル信号に応答して動作し、前記外部アドレスまたは前記内部アドレスの遷移の時に前記データ読み出し回路の読み出し動作を制御する読み出し制御回路210、250と、 バーストイネーブル信号に応答して動作し、クロック信号に同期されたラッチイネーブル信号を発生するバースト制御回路 300と、 前記ラッチイネーブル信号に応答して前記読み出し回路によって読み出された前記バーストデータをラッチし、前記内部アドレスの残りに応答して前記ラッチされたバーストデータを順次に出力するデータレジスタ 310、320と、 前記内部アドレスが前記内部バーストサイクルのうち最後の内部バーストサイクルに対応するバーストアドレスセットに到達したか否か検出し、検出結果によって前記バースト制御回路と前記読み出し制御回の動作を各々制御するための前記バーストイネーブル信号と前記読み出しイネーブル信号を発生する手段と、 を含む、ことを特徴にする同期型半導体メモリ装置。

IPC (4件)：

G11C11/413 ,  G06F12/02 ,  G06F12/06 ,  G11C11/407

FI (4件)：

G11C11/34 J ,  G06F12/02 580J ,  G06F12/06 523C ,  G11C11/34 362S

Fターム (41件)：

5B015HH01 ,  5B015JJ21 ,  5B015KB35 ,  5B015KB36 ,  5B015KB44 ,  5B015KB49 ,  5B015KB50 ,  5B015KB84 ,  5B015KB92 ,  5B015MM04 ,  5B015NN03 ,  5B015QQ15 ,  5B060AB17 ,  5B060CA04 ,  5B060CA11 ,  5M024AA49 ,  5M024AA82 ,  5M024BB07 ,  5M024BB27 ,  5M024BB33 ,  5M024BB35 ,  5M024DD62 ,  5M024DD63 ,  5M024DD77 ,  5M024DD80 ,  5M024DD83 ,  5M024DD87 ,  5M024DD92 ,  5M024DD97 ,  5M024HH10 ,  5M024JJ02 ,  5M024JJ32 ,  5M024JJ42 ,  5M024JJ43 ,  5M024JJ45 ,  5M024JJ48 ,  5M024JJ50 ,  5M024LL20 ,  5M024PP01 ,  5M024PP07 ,  5M024PP10

引用特許：

審査官引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平11-207701   出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ