特許

J-GLOBAL ID：200903033903024535

メモリシステム

発明者： 木村 俊郎
出願人/特許権者： 株式会社東芝
代理人 (22件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  福原 淑弘 ,  峰 隆司 ,  白根 俊郎 ,  村松 貞男 ,  野河 信久 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  勝村 紘 ,  橋本 良郎 ,  風間 鉄也 ,  河井 将次 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓 ,  市原 卓三 ,  山下 元
公報種別：公開公報
出願番号（国際出願番号）：特願2007-338247
公開番号（公開出願番号）：特開2009-157841
出願日： 2007年12月27日
公開日（公表日）： 2009年07月16日
要約：

【課題】NAND型フラッシュメモリに対する誤書き込みの発生を抑制する。【解決手段】メモリシステムは、複数のページからなるメモリブロックを有するNAND型フラッシュメモリ11と、フラッシュメモリへのデータの書き込みを制御し、データを疑似乱数化するスクランブル回路26を有するコントローラと、を具備し、スクランブル回路は、セグメント単位で初期値を発生させる初期値発生回路36と、ページアドレス単位で初期値をNビットシフトさせる初期値シフト回路38と、Nビットシフトされた初期値を使用してM系列による擬似乱数列を発生させる疑似乱数発生回路39と、疑似乱数列をデータに加算する乱数加算回路33と、を有する。【選択図】図11

請求項（抜粋）：

複数のページからなるメモリブロックを有するNAND型フラッシュメモリと、 前記フラッシュメモリへのデータの書き込みを制御し、前記データを疑似乱数化するスクランブル回路を有するコントローラと、 を具備し、 前記スクランブル回路は、 セグメント単位で初期値を発生させる初期値発生回路と、 ページアドレス単位で前記初期値をNビットシフトさせる初期値シフト回路と、 Nビットシフトされた前記初期値を使用してM系列による擬似乱数列を発生させる疑似乱数発生回路と、 前記疑似乱数列を前記データに加算する乱数加算回路と、 を有することを特徴とするメモリシステム。

IPC (3件)：

G06F 12/16 ,  G11C 16/02 ,  G11C 16/04

FI (3件)：

G06F12/16 310A ,  G11C17/00 611Z ,  G11C17/00 622E

Fターム (15件)：

5B018GA04 ,  5B018HA40 ,  5B018MA23 ,  5B018NA06 ,  5B018PA10 ,  5B125BA02 ,  5B125BA19 ,  5B125CA11 ,  5B125DB01 ,  5B125DB19 ,  5B125DD01 ,  5B125EA05 ,  5B125EK01 ,  5B125FA04 ,  5B125FA10

引用特許：

出願人引用 (1件)

• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願平10-147999   出願人：ソニー株式会社