特許
J-GLOBAL ID：200903033918736590
改良型テスタタイミングアーキテクチュア
発明者：
,
出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-240710
公開番号（公開出願番号）：特開平9-127198
出願日： 1996年09月11日
公開日（公表日）： 1997年05月16日
要約：
【要約】 (修正有)【課題】 テスト期間を開始させる周波数を増加させる自動テストシステム及び方法を提供する。【解決手段】 回路をテストするためのテストシステムが2つの動作モード、即ち通常モードと加速モードとを有している。本テストシステムは、第一スタートメモリ、第二スタートメモリ、第一シーケンスメモリ、第二シーケンスメモリを有している。これらのスタートメモリはシーケンスメモリをアドレスするためのシーケンスメモリアドレスを与え、且つこれらのシーケンスメモリはシーケンスメモリアドレスに応答してイベントシーケンスを与える。
請求項（抜粋）：
通常モードと加速モードとを含む動作モードを有しており回路をテストするためのインベントシーケンスを与えるテストシステムにおいて、(a)第一スタートメモリ及び第二スタートメモリ、(b)各々がシーケンスメモリアドレスに応答してイベントシーケンスを与える第一シーケンスメモリ及び第二シーケンスメモリ、(c)本システムの動作モードに応答する手段であって、前記通常モードにおいては前記第一スタートメモリ及び第二スタートメモリを前記第一シーケンスメモリ及び第二シーケンスメモリの両方へ電子的に結合させ従って前記第一及び第二スタートメモリから単一のシーケンスメモリアドレスが前記第一及び第二シーケンスメモリへ供給され、且つ前記加速モードにおいては前記第一スタートメモリを前記第一シーケンスメモリへ電子的に結合させ且つ前記第二スタートメモリを前記第二シーケンスメモリへ電子的に結合させ、従って第一シーケンスメモリアドレスが前記第一スタートメモリによって前記第一シーケンスメモリへ供給され且つ独立した第二シーケンスメモリアドレスが前記第二スタートメモリによって前記第二シーケンスメモリへ供給される本テストシステムの動作モードに応答する手段、を有することを特徴とするテストシステム。
引用特許：
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