単純マトリクス型強誘電体記憶装置並びにその設計方法及び検査方法

発明者： , , ,
出願人/特許権者：
代理人 (3件)：井上一 , 布施行夫 , 大渕美千栄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-286562
公開番号（公開出願番号）：特開2005-057065
出願日： 2003年08月05日
公開日（公表日）： 2005年03月03日
要約：

【課題】メモリセルがセルトランジスタを有さず、強誘電体キャパシタのみで構成され、その強誘電体キャパシタが角型性の良好なヒステリシスループを持つ単純マトリクス型強誘電体記憶装置並びにその設計方法及び検査方法を提供する。【解決手段】単純マトリクス型強誘電体記憶装置において、|ΔPa/Cu|≧(n-1)×ΔVBLを満たす。n:前記複数のビット線の各一本に接続される前記強誘電体メモリセルの数。ΔPa:電圧Vを印加した時に前記強誘電体メモリセルの分極量P(μC/cm2)を示すヒステリシス関数をP=f(V)としたとき、前記一本のビット線に接続されたn個の強誘電体メモリセルの一つの選択メモリセルに選択電圧Vsを印加した時の関数f(Vs)と、他の非選択メモリセルに非選択電圧Vuを印加した時の関数f(Vu)との差であり、ΔPa=f(Vs)-f(Vu)である。Cu:前記一本のビット線に接続されている(n-1)個の非選択メモリセルの各々の容量(μC/cm2/V)。ΔVBL:前記センスアンプが増幅可能な最小入力振幅(V)。【選択図】なし

請求項（抜粋）：

複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線及び前記複数のビット線の各交点にそれぞれ形成される強誘電体キャパシタから成る複数の強誘電体メモリセルと、前記複数のビット線に選択的に接続される少なくとも一つのセンスアンプと、を有し、以下の式を満たす、単純マトリクス型強誘電体記憶装置。 |ΔPa/Cu|≧(n-1)×ΔVBL n:前記複数のビット線の各一本に接続される前記強誘電体メモリセルの数 ΔPa:電圧Vを印加した時に前記強誘電体メモリセルの分極量P(μC/cm2)を示すヒステリシス関数をP=f(V)としたとき、前記一本のビット線に接続されたn個の強誘電体メモリセルの一つの選択メモリセルに選択電圧Vsを印加した時の関数f(Vs)と、他の非選択メモリセルに非選択電圧Vuを印加した時の関数f(Vu)との差であり、ΔPa=f(Vs)-f(Vu)である Cu:前記一本のビット線に接続されている(n-1)個の非選択メモリセルの各々の容量(μC/cm2/V) ΔVBL:前記センスアンプが増幅可能な最小入力振幅(V)

IPC (3件)：

H01L27/105 , H01L21/316 , H01L27/10

FI (3件)：

H01L27/10 444Z , H01L21/316 G , H01L27/10 481

Fターム (15件)：

5F058BA11 , 5F058BC03 , 5F058BF46 , 5F058BH02 , 5F058BH03 , 5F058BJ04 , 5F083FR01 , 5F083JA15 , 5F083JA17 , 5F083JA38 , 5F083LA12 , 5F083LA16 , 5F083PR23 , 5F083PR34 , 5F083ZA20

引用特許：

出願人引用 (1件)

強誘電体記憶装置およびその製造方法
公報種別：公開公報出願番号：特願平7-267274 出願人：ソニー株式会社

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