特許

J-GLOBAL ID：200903034091964276

半導体素子

発明者： 齋藤 渉 ,  吉岡 啓 ,  藤本 英俊 ,  野田 隆夫 ,  斉藤 泰伸 ,  新田 智洋 ,  垣内 頼人
出願人/特許権者： 株式会社東芝
代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2006-311450
公開番号（公開出願番号）：特開2008-130655
出願日： 2006年11月17日
公開日（公表日）： 2008年06月05日
要約：

【課題】安定してオン抵抗が低く、耐圧が高い半導体素子を提供する。【解決手段】GaN-HFET21において、支持基板上にp型のAlxGa1-xN(0≦x<1)からなるp-GaN層1と、n型のAlyGa1-yN(0<y<1、x<y)からなるn-AlGaN層2とを、結晶成長面を(1-101)面又は(11-20)面とするエピタキシャル成長により形成し、その上にソース電極3、ドレイン電極4及びゲート電極5を設ける。これにより、p-GaN層1とn-AlGaN層2とのヘテロ界面19の面方位は、(1-101)又は(11-20)となる。【選択図】図1

請求項（抜粋）：

p型のAlxGa1-xN(0≦x<1)からなる第1の半導体層と、 前記第1の半導体層上に形成され、n型のAlyGa1-yN(0<y<1、x<y)からなる第2の半導体層と、 前記第2の半導体層上に形成された制御電極と、 前記第1の半導体層及び前記第2の半導体層に接続された第1の主電極と、 前記第2の半導体層に接続された第2の主電極と、 を備え、 前記第1の半導体層と前記第2の半導体層との界面の面方位が(1-101)又は(11-20)であることを特徴とする半導体素子。

IPC (6件)：

H01L 21/338 ,  H01L 29/778 ,  H01L 29/812 ,  H01L 29/78 ,  H01L 29/41 ,  H01L 29/06

FI (5件)：

H01L29/80 H ,  H01L29/78 301B ,  H01L29/44 Y ,  H01L29/80 Q ,  H01L29/06 301F

Fターム (35件)：

4M104DD26 ,  4M104FF10 ,  4M104FF27 ,  4M104FF31 ,  4M104GG09 ,  4M104GG10 ,  4M104GG12 ,  4M104GG14 ,  4M104HH18 ,  5F102FA00 ,  5F102FA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GM07 ,  5F102GR11 ,  5F102GS04 ,  5F102HC01 ,  5F140AA24 ,  5F140AA25 ,  5F140AA30 ,  5F140BA06 ,  5F140BA09 ,  5F140BA20 ,  5F140BB18 ,  5F140BF42 ,  5F140BH30 ,  5F140CD09

引用特許：

出願人引用 (1件)

• 半導体装置およびその製造方法、電力増幅器、並びに、無線通信システム
  公報種別：公開公報   出願番号：特願2002-149000   出願人：シャープ株式会社