半導体装置及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：秋田収喜
公報種別：公開公報
出願番号（国際出願番号）：特願2004-000994
公開番号（公開出願番号）：特開2005-197398
出願日： 2004年01月06日
公開日（公表日）： 2005年07月21日
要約：

【課題】帰還容量、出力容量及びオン抵抗を低減させる。【解決手段】半導体基板主面にソース領域及びドレイン領域を形成し、半導体基板主面上にゲート電極を形成したFETを有し、ソース領域に隣接して、半導体基板内で導通する接続層を形成し、ソース領域、ドレイン領域、ゲート電極、接続層は、単一の連続した活性領域内に、縦方向に連続して延在するストライプ状に形成し、半導体基板主面を覆う層間絶縁膜上に、縦方向に活性領域上を連続して延在するゲート配線、ドレイン配線を形成し、ゲート配線は、前記接続層上に配置し、複数箇所で横方向に分岐する分岐部とゲート電極とをプラグによって接続し、ドレイン配線は、ドレイン領域上に配置し、ドレイン配線とドレイン領域とは、活性領域の略全域に連続するプラグによって接続し、ソース配線は、ゲート配線の分岐部間に分割して配置し、プラグによってソース領域及び接続層に接続する。【選択図】図6

請求項（抜粋）：

半導体基板主面の活性領域に、ソース領域及びドレイン領域を形成し、半導体基板主面上にゲート電極を形成したFETを有し、前記ソース領域に隣接して、半導体基板内で導通する接続層を形成する半導体装置において、前記ソース領域、ドレイン領域、ゲート電極、接続層は、単一の連続した活性領域内に、縦方向に連続して延在するストライプ状に形成し、前記半導体基板主面を覆う層間絶縁膜上には、縦方向に活性領域上を連続して延在するゲート配線、ドレイン配線を形成し、前記ゲート配線は、前記接続層上に配置し、複数箇所で横方向に分岐するゲート配線の分岐部と前記ゲート電極とをプラグによって接続し、前記ドレイン配線は、前記ドレイン領域上に配置し、ドレイン配線とドレイン領域とは、活性領域の略全域に連続するプラグによって接続し、前記ソース配線は、前記ゲート配線とゲート電極との間に、ゲート配線の分岐部間に分割して配置し、ソース配線は、プラグによってソース領域及び接続層に接続することを特徴とする半導体装置。

IPC (3件)：

H01L29/78 , H01L21/28 , H01L29/41

FI (3件)：

H01L29/78 301D , H01L21/28 301R , H01L29/44 L

Fターム (35件)：

4M104BB01 , 4M104BB09 , 4M104BB18 , 4M104FF02 , 4M104FF14 , 4M104FF17 , 4M104GG08 , 4M104GG18 , 4M104HH20 , 5F140AA01 , 5F140AA11 , 5F140AA30 , 5F140AC21 , 5F140BA01 , 5F140BA16 , 5F140BC06 , 5F140BE07 , 5F140BF04 , 5F140BF11 , 5F140BF18 , 5F140BF47 , 5F140BF53 , 5F140BF60 , 5F140BG38 , 5F140BH03 , 5F140BH30 , 5F140BH43 , 5F140BH47 , 5F140BJ07 , 5F140BJ27 , 5F140CA03 , 5F140CA10 , 5F140CB02 , 5F140CC03 , 5F140CD09

引用特許：

出願人引用 (1件)

半導体装置
公報種別：公開公報出願番号：特願平9-147425 出願人：株式会社日立製作所, 日立東部セミコンダクタ株式会社, 株式会社日立超エル・エス・アイ・システムズ

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