特許
J-GLOBAL ID：200903034269694898

階層レイアウトパターンのデザインルールチエック方法

発明者：
鶴本 健敏

鶴本 健敏 について


出願人/特許権者：
エヌイーシーマイクロシステム株式会社

エヌイーシーマイクロシステム株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-396760
公開番号（公開出願番号）：特開2002-197134
出願日： 2000年12月27日
公開日（公表日）： 2002年07月12日
要約：
【要約】【課題】冗長なエラー図形を削除し、チエック対象のエラー図形を削減することにより、レイアウト検証にかかるTATを低減させる。【解決手段】レイアウト検証ツールの処理全体のフローであるフローA2と、フローA2を構成し、付随情報付加ステップB27とエラー図形圧縮ステップC1を追加したDRC処理の処理全体であるDRCフローB2と、フローA2を構成し、エラー図形を出力する処理全体であるエラー図形出力フローD1と、冗長なエラー図形を削除することにより出力対象のエラー図形を圧縮するエラー圧縮処理であるエラー圧縮フローC1とを有する。
請求項（抜粋）：
全ての階層のレイアウト情報を有する最上位階層レイアウトデータに対して、所定のデザインルールに従ってデザインルールチエック(以下、DRC)を実施し、DRC検証を行うLSIのレイアウト設計における階層レイアウトパターンのデザインルールチエック方法において、レイアウト検証ツールによる前記DRC検証の実施時に、複数のセル間に存在する前記デザインルールに適合しない箇所であるエラー図形が発生した場合、同一理由に起因する前記エラー図形である冗長エラー図形を繰り返し出力しないように削除することにより処理対象のエラー図形数を制限するエラー圧縮を行うことを特徴とする階層レイアウトパターンのデザインルールチエック方法。
IPC (6件)：
G06F 17/50 666 ,  G06F 17/50 654 ,  G06F 17/50 658 ,  G06F 17/50 664 ,  G06F 17/50 672 ,  H01L 21/82
FI (7件)：
G06F 17/50 666 C ,  G06F 17/50 654 G ,  G06F 17/50 658 A ,  G06F 17/50 664 B ,  G06F 17/50 672 A ,  H01L 21/82 B ,  H01L 21/82 C
Fターム (6件)：
5B046AA08 ,  5B046DA05 ,  5B046JA02 ,  5F064HH06 ,  5F064HH10 ,  5F064HH12
引用特許：
審査官引用 (3件)

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