特許
J-GLOBAL ID：200903034289657417
半導体装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-089781
公開番号（公開出願番号）：特開2002-359373
出願日： 2002年03月27日
公開日（公表日）： 2002年12月13日
要約：
【要約】 (修正有)【課題】リーク電流の増加および濃度プロファイルの制御性の低下を抑制したPT-IGBT等の高耐圧半導体素子を含む半導体装置を提供する。【解決手段】半導体装置は、高抵抗で第1及び第2の表面を有すると共に、第1導電型を有する第1のベース層1と、前記第1の表面中に設けられ、第2導電型を有する第2のベース層4、前記第2のベース層中に設けられ、前記第1導電型を有するエミッタ層5、前記エミッタ層と前記第1のベース層とで挟まれた前記第2のベース層上にゲート絶縁膜2を介して設けられたゲート電極3と、前記第2の表面に設けられ、高不純物濃度を有すると共に、前記第1導電型を有するバッファ層8と、前記バファ層に設けられ、前記第2導電型を有するコレクタ層9とを具備してなり、バッファ層の活性化率が25%以上であり、かつコレクタ層の活性化率が0%よりも高くかつ10%以下となるように構成されている。
請求項（抜粋）：
高抵抗で第1及び第2の表面を有すると共に、第1導電型を有する第1のベース層と、前記第1の表面中に設けられ、第2導電型を有する第2のベース層と、前記第2導のベース層中に設けられ、前記第1導電型を有するエミッタ層と、前記エミッタ層と前記第1のベース層とで挟まれた前記第2のベース層上にゲート絶縁膜を介して設けられたゲート電極と、前記第2の表面に設けられ、高不純物濃度を有すると共に、前記第1導電型を有するバッファ層と、前記バッファ層に設けられ、前記第2導電型を有するコレクタ層とを具備し、(SR分析による前記バッファ層中の活性化した第1導電型不純物の密度[cm-2])/(SIMS分析による前記バッファ層中の第1導電型不純物の密度[cm-2])で定義される第1の活性化率が25%以上であり、かつ(SR分析による前記コレクタ層中の活性化した第2導電型不純物の密度[cm-2])/(SIMS分析による前記コレクタ層中の第2導電型不純物の密度[cm-2])で定義される第2の活性化率が0%よりも高くかつ10%以下であることを特徴とする半導体装置。
IPC (2件)：
H01L 29/78 655
, H01L 29/78
H01L 29/78 655 B
, H01L 29/78 655 C
