特許

J-GLOBAL ID：200903034321956847

クロック同期補正方法及び同期クロック生成装置

発明者： 名倉 道長
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 足立 勉
公報種別：公開公報
出願番号（国際出願番号）：特願2000-147996
公開番号（公開出願番号）：特開2001-333055
出願日： 2000年05月19日
公開日（公表日）： 2001年11月30日
要約：

【要約】【課題】 同期させるべき処理対象信号が歪みを受けている場合に、生成クロックに対して無意味な位相補正や有害な位相補正が施されることのないクロック同期補正方法及び同期クロック生成装置を提供する。【解決手段】 2符号周期に相当するカウント値をカウントする毎にカウント値がリセットされるカウンタを用いて受信クロックの生成を行い、リセット後、1符号周期に相当するカウント値をカウントした時点で、受信信号と受信クロックとの位相比較を行い、その位相比較結果に従い、リセットするカウント値を増減することにより、受信クロックの位相を調整する。両信号レベルが必ず含まれる2符号期間ごとに位相比較を行っているので、受信信号がデューティ比を変化させる波形歪みを受けていても波形歪みの影響が相殺され、位相比較時に波形歪みの影響を受けることがなく、波形歪みに対する無駄な位相補正を防止できる。

請求項（抜粋）：

予め設定された1符号周期の1/N(N=m×n;m,nは正整数且つnは2以上)倍の周期を有する基準クロックを1/n分周してなる生成クロックの位相を、1符号内の特定タイミングにて必ず信号レベルが反転する符号にて符号化された処理対象信号の位相に同期させるため、前記生成クロック及び前記処理対象信号の各エッジタイミングに基づいて位相比較を行い、該位相比較の結果に従って、前記生成クロックを前記基準クロック単位で位相補正するクロック同期補正方法において、前記位相比較を2符号周期毎に1回行い、該位相比較の結果が不一致である場合に前記位相補正を行うことを特徴とするクロック同期補正方法。

IPC (4件)：

H04L 7/02 ,  H03L 7/00 ,  H04L 7/00 ,  H04L 25/08

FI (4件)：

H03L 7/00 B ,  H04L 7/00 E ,  H04L 25/08 B ,  H04L 7/02 Z

Fターム (37件)：

5J106AA03 ,  5J106BB02 ,  5J106CC25 ,  5J106DD17 ,  5J106DD23 ,  5J106DD42 ,  5J106DD46 ,  5J106EE01 ,  5J106GG09 ,  5J106HH09 ,  5J106JJ07 ,  5J106KK36 ,  5J106KK39 ,  5K029AA01 ,  5K029CC01 ,  5K029CC04 ,  5K029DD02 ,  5K029FF10 ,  5K029GG03 ,  5K029HH08 ,  5K029HH11 ,  5K029HH14 ,  5K029HH21 ,  5K029HH27 ,  5K029LL19 ,  5K047AA12 ,  5K047FF02 ,  5K047FF05 ,  5K047GG02 ,  5K047GG09 ,  5K047GG11 ,  5K047GG24 ,  5K047GG29 ,  5K047MM55 ,  5K047MM56 ,  5K047MM58 ,  5K047MM63

引用特許：

審査官引用 (1件)

• 位相同期装置、デコーダ及び半導体集積回路装置
  公報種別：公開公報   出願番号：特願平7-195324   出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社