特許
J-GLOBAL ID：200903034398148395

半導体集積回路およびレイアウト設計装置

発明者：
野中 義弘

野中 義弘 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 境 廣巳
公報種別：公開公報
出願番号（国際出願番号）：特願2002-265067
公開番号（公開出願番号）：特開2004-103890
出願日： 2002年09月11日
公開日（公表日）： 2004年04月02日
要約：
【課題】複数のトランジスタで構成された回路を狭幅領域に配置可能なレイアウトを自動生成する。【解決手段】探索手段221は、回路のデータを入力し、同じトランジスタを1回だけ通る1以上の経路の組であって、同じ組の経路をあわせると回路網を網羅できる経路の組を探索する。抽出手段222は、探索された経路の組のうち、含まれる経路の数が最小の経路の組を抽出する。幅決定手段223は、各トランジスタのソース電極及びドレイン電極の幅、ソース電極とドレイン電極との間の領域の幅、隣接するトランジスタで共有化されないソース電極又はドレイン電極間の領域の幅、トランジスタの個数及び前記最小の経路の数から、レイアウト幅を決定する。レイアウト決定手段224は、決定された幅を持つ狭幅領域に、回路に含まれるトランジスタの全てのソース電極、ドレイン電極およびゲート電極を互いに並行に配置したレイアウト情報を生成する。【選択図】 図12
請求項（抜粋）：
3本以上の電源線と前記電源線の接続を切り換える2つ以上のトランジスタを含む半導体集積回路であって、前記電源線のうち第1、第2および第3の電源線が上記の順序で互いに平行に配置され、前記第2の電源線の両側にある、前記第1の電源線との間隙および前記第3の電源線との間隙にそれぞれ配置された第1のトランジスタおよび第2のトランジスタを含むことを特徴とする半導体集積回路。
IPC (4件)：
H01L21/822 ,  G06F17/50 ,  H01L21/82 ,  H01L27/04
FI (7件)：
H01L27/04 D ,  G06F17/50 658A ,  G06F17/50 658M ,  H01L21/82 C ,  H01L21/82 D ,  H01L21/82 W ,  H01L27/04 A
Fターム (25件)：
5B046AA08 ,  5B046BA05 ,  5F038BG05 ,  5F038CA05 ,  5F038CA17 ,  5F038CD02 ,  5F038CD09 ,  5F038DT09 ,  5F038EZ09 ,  5F038EZ10 ,  5F038EZ20 ,  5F064DD02 ,  5F064DD10 ,  5F064DD13 ,  5F064DD18 ,  5F064DD24 ,  5F064EE09 ,  5F064EE42 ,  5F064EE47 ,  5F064EE52 ,  5F064FF08 ,  5F064GG07 ,  5F064HH06 ,  5F064HH09 ,  5F064HH11
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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