プログラマブル論理回路装置によるデータ処理方法、プログラマブル論理回路装置、情報処理システム、プログラマブル論理回路装置への回路再構成方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：佐藤正美
公報種別：公開公報
出願番号（国際出願番号）：特願2000-014169
公開番号（公開出願番号）：特開2001-202236
出願日： 2000年01月20日
公開日（公表日）： 2001年07月27日
要約：

【要約】【課題】総合のデータ処理時間を短縮することができるキャッシュロジック技術を実現する方法を提供する。【解決手段】回路情報入力制御部51と、プログラマブル論理回路部52と、データキャッシュ部53とを備えるプログラマブル論理回路装置を用いて、ブロック化されている入力データを、複数個の回路でそれぞれブロック単位で処理を順次に行う。データキャッシュ部53に保存可能な複数個のブロック毎に、複数個の回路を順次にプログラマブル論理回路装置に再構成して処理を行う。複数個のブロックの単位の中間データは、データキャッシュ部53に保存して、再構成された回路の入力データとし、その再構成された回路の処理結果としての中間データは、データキャッシュ部53に上書き保存する。複数個の回路の処理が終了したら、その処理結果は、データキャッシュ部53に保存することなく、外部に出力する。

請求項（抜粋）：

回路素子と、この回路素子に接続されるコンフィギュレーションメモリとを備え、コンフィギュレーションメモリに書き込まれる回路情報に基づいて前記回路素子が用いられて回路が構成されるプログラマブル論理回路部を備えると共に、前記回路情報に基づいて構成された回路で処理されるデータを一時的に保持するデータキャッシュ手段を備えるプログラマブル論理回路装置を用いて、ブロック化されている入力データを、複数個の回路でそれぞれ前記ブロック単位で処理を順次に行うデータ処理方法において、前記複数個の回路のうちの最初の回路の回路情報を前記コンフィギュレーションメモリに書き込み、前記プログラマブル論理回路部に前記最初の回路を構成する第1コンフィギュレーション工程と、前記データキャッシュ手段で保存可能な前記入力データの複数ブロックを、前記最初の回路で処理し、その処理結果のブロック単位のデータを前記データキャッシュ手段に保存する第1処理工程と、前記データキャッシュ手段に、前記入力データの複数ブロック分の処理結果が保存された後に、前記複数個の回路のうちの次の回路の回路情報を前記コンフィギュレーションメモリに書き込み、前記プログラマブル論理回路部に前記次の回路を構成する次コンフィギュレーション工程と、前記データキャッシュ手段に保存された複数ブロック分の処理結果のデータを、前記次コンフィギュレーション工程で構成された回路で処理し、その処理結果の複数ブロック分のデータを前記データキャッシュ手段に保存する次処理工程と、前記次コンフィギュレーション工程と、前記次処理工程とを前記複数個の回路の最後の回路まで繰り返し、前記最後の回路の処理結果を出力データとして外部に出力する出力処理工程と、を備え、前記第1コンフィギュレーション工程から前記出力処理工程までを、前記入力データの複数ブロック分ごとに、前記入力データの全てについて行うことを特徴とするプログラマブル論理回路装置によるデータ処理方法。

IPC (2件)：

G06F 9/06 540 , H03K 19/173

FI (2件)：

G06F 9/06 540 M , H03K 19/173

Fターム (8件)：

5B076EB03 , 5J042BA04 , 5J042BA09 , 5J042CA16 , 5J042CA20 , 5J042CA28 , 5J042DA00 , 5J042DA01

引用特許：

審査官引用 (4件)

計算機システム構成方法
公報種別：公開公報出願番号：特願平5-083229 出願人：ソニー株式会社
情報処理システムおよび情報処理方法
公報種別：公開公報出願番号：特願平10-029669 出願人：富士ゼロックス株式会社
特開平4-199228

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引用文献：

審査官引用 (4件)

"Incremental reconfiguration for pipelined applications"
"A time-multiplexed FPGA"
"An Embedded DRAM-FPGA Chip With Instantaneous Logic Reconfiguration"

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