特許

J-GLOBAL ID：200903034465229516

半導体装置の製造方法

発明者： 久保田 大志
出願人/特許権者： エルピーダメモリ株式会社
代理人 (3件)： 池田 憲保 ,  福田 修一 ,  佐々木 敬
公報種別：公開公報
出願番号（国際出願番号）：特願2006-273651
公開番号（公開出願番号）：特開2008-091812
出願日： 2006年10月05日
公開日（公表日）： 2008年04月17日
要約：

【課題】 微細化された半導体デバイスにおいては、側面酸化時にゲート電極のポリシリコン膜やゲート絶縁膜が酸化されゲート絶縁膜厚が部分的に厚くなり、MISFETの電気特性が劣化するという問題がある。【解決手段】 側面酸化をプラズマ酸化により行う。プラズマ酸化により酸化種の侵入距離を短くし、ポリシリコン膜やゲート絶縁膜の酸化を抑制する。側面酸化時の酸化を抑制することで、ゲート絶縁膜厚の増大を抑える事ができる。ゲート絶縁膜厚の増大を抑制することで安定した電気特性を有するMISFETを備えた半導体装置が得られる。【選択図】 図7

請求項（抜粋）：

半導体基板に高誘電体膜を含むゲート絶縁膜と、ポリシリコン膜と、ゲートメタル膜とを成膜する工程と、ゲート電極パターンをパターニングするゲートエッチング工程と、ゲートエッチングダメージを回復させる側面酸化工程と、を備え、前記側面酸化工程をプラズマ酸化で行うことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 29/78 ,  H01L 21/28 ,  H01L 29/423 ,  H01L 29/49

FI (3件)：

H01L29/78 301G ,  H01L21/28 301R ,  H01L29/58 G

Fターム (33件)：

4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104DD65 ,  4M104DD71 ,  4M104DD86 ,  4M104DD88 ,  4M104EE03 ,  4M104EE12 ,  4M104EE14 ,  4M104FF18 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F140AA05 ,  5F140AA19 ,  5F140AA24 ,  5F140AA29 ,  5F140AA39 ,  5F140BA01 ,  5F140BD02 ,  5F140BD04 ,  5F140BD05 ,  5F140BD07 ,  5F140BD09 ,  5F140BD18 ,  5F140BE13 ,  5F140BF04 ,  5F140BF20 ,  5F140BF21 ,  5F140BF27 ,  5F140BG38 ,  5F140BG50

引用特許：

出願人引用 (2件)

• 薄膜トランジスタの製造方法
  公報種別：公開公報   出願番号：特願平11-322277   出願人：松下電器産業株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2003-395307   出願人：株式会社東芝