特許
J-GLOBAL ID：200903034539459551
半導体基板の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
佐藤 強
公報種別：公開公報
出願番号（国際出願番号）：特願平9-125506
公開番号（公開出願番号）：特開平10-321548
出願日： 1997年05月15日
公開日（公表日）： 1998年12月04日
要約：
【要約】【課題】 支持体上に膜厚の大きい半導体層を設ける場合であっても、簡単な工程で且つ安価に済ませ、しかも不純物汚染等も少なく抑える。【解決手段】 表面に酸化膜を有するベース基板(単結晶シリコン基板)に対する水素ガスのイオン注入により、所定深さ位置(表面から1μm程度)に、表層部にごく薄い単結晶薄膜層を確保した状態で剥離用の欠陥層が形成される(P1)。欠陥層形成後、酸化膜が除去される(P2)。次いで、低温でのエピタキシャル成長法により、ベース基板の単結晶薄膜層上に所定厚み(十数μm)のエピタキシャル層が形成される(P3)。次に、絶縁膜を有する支持体(シリコン基板)に対して、ベース基板がエピタキシャル層にて貼合わされ(P4)、引続き欠陥層にて剥離される(P5)。これにて、支持体上に絶縁膜を介して厚膜の半導体層(エピタキシャル層及び薄膜層)を有した半導体基板が得られる。この後、高温アニール(P6)及び剥離面の表面研磨(P7)が行われる。
請求項（抜粋）：
支持体(12)上に素子形成用の半導体層(14)を該支持体(12)との絶縁状態に設けてなる半導体基板(11)を製造するための方法であって、単結晶半導体からなるベース基板(17)の表面部の所定深さにイオン注入を行うことにより、該ベース基板(17)の表層部に単結晶薄膜層(17a)を確保した状態に剥離用の欠陥層(18)を形成する欠陥層形成工程(P1)と、前記ベース基板(17)の表面の単結晶薄膜層(17a)上に、所定厚みの単結晶半導体膜(15)を形成する半導体膜形成工程(P3)と、前記支持体(12)に対し、前記単結晶半導体膜(15)が形成されたベース基板(17)をその単結晶半導体膜(15)の表面にて貼合わせる貼合せ工程(P4)と、前記支持体(12)に貼合わされたベース基板(17)を前記欠陥層(18)にて切離す剥離工程(P5)とを含むことを特徴とする半導体基板の製造方法。
IPC (2件)：
FI (2件)：
H01L 21/265 Q
, H01L 27/12 B
出願人引用 (5件)
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審査官引用 (3件)
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