特許

J-GLOBAL ID：200903034541590746

コアのテスト制御

発明者： ディンヘマンス ヨハネス ディンヘヌス ,  マリニッセン エリク イアン ,  ヴァウテルス クレメンス ロムアルト ,  ラウスベルフ ギローム エリザベス アンドレアス ,  ボス ヘラルダス アーノルダス アントニウス ,  アレントセン ロベルト ヘラルダス ヨハネス
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (1件)： 杉村 暁秀 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願平11-525783
公開番号（公開出願番号）：特表2001-507809
出願日： 1998年10月12日
公開日（公表日）： 2001年06月12日
要約：

【要約】本発明は複数のコア(110,120)を具えている集積回路(100)に関するものである。各コア(110,120)には、このコアをテストモードに制御するためのTCB(112,122)を関連づける。これまでの各TCBはテスト制御データを保持するためのシフトレジスタ(220)を具えている。TCB(112,122)はチェーン(140)内にて直列にリンクされ、テスト制御データはシフトレジスタに直列にシフトインさせることができる。別のシフトレジスタ(220)を具えているシステムTCB(130)をチェーン(140)内に設ける。このシステムTCB(130)を各TCB(112,122)に接続して、システムTCBのシフトレジスタ(220)にて或る特定のテスト制御データセットを受取った後に、TCB(112,122)にシステムテストホールド信号を供給して、これらのTCB(112,122)をシフトモードか、アプリケーションモードのいずれかに切り換えるようにする。

請求項（抜粋）：

複数のコアを具え、各コアがこれらの各コアをテストモードに制御するため のそれぞれのコアテスト制御ブロック(TCB)に関連づけられ、各コアTC Bがテスト制御データを保持するためのコアシフトレジスタを具え、前記コア TCBがチェーン内に直列にリンクされ、前記各コアTCBが前記テスト制御 データを前記チェーンに沿ってシフトする第1モードと、前記テスト制御デー タを関連するコアに供給する第2モードとを有するようにした集積回路におい て、 前記チェーンにシステムTCBを設け、該システムTCBの出力端子を前記 各コアTCBに接続して、前記システムTCBが或る特定のテスト制御データ セットを受取ったら、前記コアTCBにシステムテストホールド信号を供給し て、前記コアTCBを前記第1モードか、第2モードのいずれかに切り換える ようにしたことを特徴とする集積回路。

IPC (2件)：

G01R 31/3185 ,  G01R 31/28

引用特許：

出願人引用 (3件)

• 特開平4-328475
  
• シフトパス回路
  公報種別：公開公報   出願番号：特願平3-279483   出願人：日本電気株式会社
• 特許第2575764号
  

審査官引用 (2件)

• 特開平4-328475
  
• シフトパス回路
  公報種別：公開公報   出願番号：特願平3-279483   出願人：日本電気株式会社