特許

J-GLOBAL ID：200903034768127694

相互接続部テストユニットを有する回路及び第1電子回路と第2電子回路との間の相互接続部をテストする方法

発明者： デ ジョン フランシスカス ヘー エム ,  ミュリス マシアス エヌ エム ,  ラーイマケルス ロベルタス エム ヴェー ,  ラウスベルフ ギローム エー アー
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (1件)： 杉村 暁秀 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願平11-539113
公開番号（公開出願番号）：特表2001-520780
出願日： 1999年01月29日
公開日（公表日）： 2001年10月30日
要約：

【要約】本発明は、回路の相互接続部のテストに関するものである。記載された電子回路(100)は、相互接続部を通じて電子回路を隣接する電子回路に接続する複数の入力/出力(I,O)ノード(130)と、電子回路の任意の通常モード機能を実行する主ユニット(110)と、相互接続部をテストするテストユニット(120)とを有する。テストモード中のテストユニット(120)は、I/Oノード(130)を通じて、複雑でないメモリとして動作可能となる。テストユニット(120)への書込み又はテストユニット(120)からの読出しを隣接する回路から行うことによって、相互接続部がテストされる。本発明は、特にシンクロノスダイナミックランダムアクセスメモリ(SDRAM)、フラッシュメモリ装置のような不揮発性メモリ等の複雑な記憶装置に適用される。

請求項（抜粋）：

電子回路であって、その電子回路が、 相互接続部を通じて前記電子回路を別の電子回路に接続する複数の入力/出力 (I/O)ノードと、 前記電子回路の通常モード機能を実行する主ユニットと、 前記相互接続部をテストするテストユニットとを具え、 前記電子回路が、論理的に前記I/Oノードを前記主ユニットに接続する通常 モードと、論理的に前記I/Oノードを前記テストユニットに接続するテスト モードとを有する電子回路において、 前記テストモード中に、前記テストユニットが、前記I/Oノードを通じて、 簡単なメモリとして動作可能になるようにしたことを特徴とする電子回路。

IPC (3件)：

G06F 11/22 360 ,  G01R 31/28 ,  G06F 11/22 310

FI (3件)：

G06F 11/22 360 D ,  G06F 11/22 310 D ,  G01R 31/28 B

引用特許：

審査官引用 (5件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-067852   出願人：日本電気アイシーマイコンシステム株式会社
• 特開平4-370600
  
• 特開平1-296500
  
• 故障診断装置
  公報種別：公開公報   出願番号：特願平5-197324   出願人：富士通株式会社
• 半導体装置及び変換治具
  公報種別：公開公報   出願番号：特願平9-031916   出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社