特許
J-GLOBAL ID：200903034961069090
コンピュータシステム
発明者：
出願人/特許権者：
代理人 (1件)：
岩佐 義幸
公報種別：公開公報
出願番号（国際出願番号）：特願2000-107665
公開番号（公開出願番号）：特開2001-290758
出願日： 2000年04月10日
公開日（公表日）： 2001年10月19日
要約：
【要約】【課題】 FPGAの特徴である、柔軟なハードウェア構成の変更を生かした、連続可用性の高いコンピュータシステムを提供する。【解決手段】 メインCPU101のホストバス110とI/Oバス111についてのバスブリッジとして機能するFPGA103のコンフィグレーション終了後に外部からFPGA103の更新コンフィグレーションデータを取り込み、更新制御回路107により、メインCPU101のI/Oバス111へのアクセスを抑制し、I/Oバス111へのアクセスが抑制されている間に外部から取り込んだ更新コンフィグレーションデータでFPGA103をコンフィグレーションしてFPGAの機能を更新する。
請求項（抜粋）：
メインCPUのホストバスとI/Oバスについてのバスブリッジとして機能するFPGAと、FPGAをコンフィグレーションするコンフィグレーションデータを格納する複数のフラッシュロムと、FPGAの機能更新を制御する更新制御回路と、FPGAのコンフィグレーション終了後に外部からFPGAの更新コンフィグレーションデータを取り込んで前記複数のフラッシュロムのいずれかに書き込むローカルCPUとを備え、前記更新制御回路により前記メインCPUの前記I/Oバスへのアクセスを抑制し、I/Oバスへアクセスが抑制されている間に、前記フラッシュロムに書き込まれた前記更新コンフィグレーションデータで前記FPGAをコンフィグレーションしてFPGAの機能を更新することを特徴とするコンピュータシステム。
Fターム (1件)：
引用特許：
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