半導体装置の製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：伊藤洋二
公報種別：公開公報
出願番号（国際出願番号）：特願平6-215730
公開番号（公開出願番号）：特開平8-083854
出願日： 1994年09月09日
公開日（公表日）： 1996年03月26日
要約：

【要約】【目的】 EPROM等の2層ゲート電極構造の半導体装置において、第1のゲート電極の表面凹凸およびエッジ上部、下部での絶縁性の向上を図る。【構成】半導体基板1にLOCOS酸化膜2を形成し、フローティングゲート4をパターニング形成する(図2(a)〜(c))。次に、フローティングゲート4に第1の酸化膜15を形成し、それをエッチング除去する(図2(c),(d))。そして、フローティングゲート5に第2の酸化膜5を形成し、これを層間絶縁膜としてその上にコントロールゲート6を形成する(図2(e),(f))。上記2回の酸化およびその間のエッチング除去により、フローティングゲート4の表面凹凸は平坦化され、またエッジ上部、下部が丸め形状にされる。

請求項（抜粋）：

半導体基板上に、ゲート絶縁膜、第1のゲート電極、層間絶縁膜および第2のゲート電極が順次積層形成された2層ゲート電極構造の半導体装置の製造方法において、前記第1のゲート電極形成後に、少なくともこの第1のゲート酸化膜の上部表面およびエッジ上部を酸化して第1の酸化膜を形成する工程と、この第1の酸化膜を除去する工程と、この第1の酸化膜除去後に、少なくとも前記第1のゲート電極の上部表面およびエッジ上部を酸化して、前記層間絶縁膜をなす第2の酸化膜を形成する工程と、この第2の酸化膜上に前記第2のゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 21/768 , H01L 27/115

FI (3件)：

H01L 29/78 371 , H01L 21/90 K , H01L 27/10 434

引用特許：

審査官引用 (3件)

特開平1-152650
特開平2-231741
半導体素子の製造方法
公報種別：公開公報出願番号：特願平3-315276 出願人：沖電気工業株式会社

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