特許
J-GLOBAL ID：200903035070559009
半導体試験装置
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2001-243406
公開番号（公開出願番号）：特開2003-057319
出願日： 2001年08月10日
公開日（公表日）： 2003年02月26日
要約：
【要約】 (修正有)【課題】パターンの発生形態が繰り返しループ等を伴わないシーケンシャルなパターン発生形態の場合において、パターン発生器に格納できるパターン格納容量を等価的にインタリーブの相数倍にすることができるパターン発生器を備える半導体試験装置を提供する。【解決手段】要部構成は、従来構成に対して、インターリーブ制御選択部54と、アドレス制御部50と、パターン発生選択レジスタ52とを追加した構成である。更に、両データバッファメモリへ格納する格納データの格納形態が異なる。パターン発生レジスタ52は、インタリーブ動作モードとシーケンシャル動作モードとを切換える動作モード切替信号をアドレス制御部50とパターン発生選択レジスタ52とへ供給する。アドレス制御部50およびインタリーブ制御選択部54は、は、2入力1出力型のデータセレクタである。
請求項（抜粋）：
インタリーブ相数に対応する試験パターンを格納する所定複数相のデータバッファメモリを備えて、インタリーブ構成で所定の試験パターンを発生するパターン発生器を備える半導体試験装置において、インタリーブ動作モードとシーケンシャル動作モードとの2種類の動作モードを備え、所定複数相に対応する通常のインタリーブ動作に基づいて、インタリーブ動作に対応する固定した順番でデータバッファメモリから順番に読み出したデータを試験パターンとして外部に出力する一方のインタリーブ動作モードと、アドレス信号の下位側ビットの中で所定複数相に対応する下位アドレスビットをインタリーブ動作の動作切り替え用信号として適用し、これに基づいて、該下位アドレスビットに対応するインタリーブ相のデータバッファメモリから読み出されたデータを試験パターンとして外部に出力する他方のシーケンシャル動作モードと、を備えることを特徴とする半導体試験装置。
Fターム (1件)：
引用特許：
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