特許

J-GLOBAL ID：200903035088812186

障害処理方式

発明者： 藤原 啓雄 ,  山縣 良
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 笹岡 茂 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-294609
公開番号（公開出願番号）：特開平7-129426
出願日： 1993年10月29日
公開日（公表日）： 1995年05月19日
要約：

【要約】【目的】 パリティチェッカを設けることなく、チップ内の任意の場所のデ-タ障害を障害の発生と同期して検出することを可能にする。【構成】 プロセッサ内部の任意の部分の排他的論理和をEOR回路(5-1、5-2)で取り、内部状態信号として外部に出力する。マスタチップ1とスレ-ブチップの間でこの信号を送り合い状態比較器8で比較する。比較結果が不一致であれば両チップで内部資源の更新を抑制し、割り込み制御回路11を付勢し、障害割込みを発生させる。割込みの発生とともに再びマスタチェッカ動作を開始する。

請求項（抜粋）：

複数台のプロセッサを同期して同一処理動作を行なわせ、これらプロセッサの処理結果に基づき障害の検出を行なう障害処理方式であって、各プロセッサは、演算出力の排他的論理和を取り内部状態信号を生成する内部状態生成論理手段と、自プロセッサの内部状態信号と他プロセッサの内部状態信号を比較する状態比較手段を備え、該状態比較手段の不一致出力により障害の検出を行なうことを特徴とする障害処理方式。

引用特許：

審査官引用 (2件)

• データ処理用半導体装置
  公報種別：公開公報   出願番号：特願平3-261864   出願人：三菱電機株式会社
• 特開平4-155535